CN112992829B - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其制备方法;包括:支撑层,包括焊盘区域;支撑层的焊盘区域内形成有若干个凹槽,凹槽底部的宽度大于凹槽开口的宽度;焊垫,位于支撑层上,且位于焊盘区域内,焊垫部分嵌入凹槽内。上述半导体结构中焊垫嵌入凹槽的部分与凹槽下部的侧壁之间可以有空气腔,在焊线键合工艺时即使焊垫平坦且大部分焊垫在键合压力的作用下会被排挤开来,被排挤开来的焊垫会进入空气腔内,可以避免保护层向上掀开或裂开,防止焊垫外溢,从而确保产品的品质;同时,因为焊垫会在焊线键合工艺时进入空气腔内,会增加焊垫与支撑层的接触面积,从而会增强整体结构的稳定性。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体器件制造技术领域,特别是涉及一种半导体结构及其制备方法。
背景技术
在现有的工艺中,在焊垫(Pad)上进行焊线键合(wire bonding)工艺时,由于焊垫一般为硬度较软的铝,在焊线键合工艺时,在键合压力(bonding force)的作用下,焊垫会很快被压扁;如果保护层中开口太小或者打线打歪造成焊线临近保护层时,挤压后向外排除的焊垫层下方会将保护层向上掀开或裂开,或者导致焊垫外溢,从而造成品质问题。
发明内容
基于此,有必要针对现有技术中的上述问题提供一种半导体结构及其制备方法。
为了实现上述目的,一方面,本发明提供了一种半导体结构,包括:
支撑层,包括焊盘区域;所述支撑层的焊盘区域内形成有若干个凹槽,所述凹槽底部的宽度大于所述凹槽开口的宽度;
焊垫,位于所述支撑层上,且位于所述焊盘区域内,所述焊垫部分嵌入所述凹槽内。
上述半导体结构中通过在焊垫下方形成焊盘区域内具有若干个凹槽的支撑层,且凹槽底部的宽度大于凹槽顶部的宽度,焊垫嵌入凹槽的部分与凹槽下部的侧壁之间可以有空气腔,在焊线键合工艺时即使焊垫平坦且大部分焊垫在键合压力的作用下会被排挤开来,被排挤开来的焊垫会进入空气腔内,可以避免保护层向上掀开或裂开,防止焊垫外溢,从而确保产品的品质;同时,因为焊垫会在焊线键合工艺时进入空气腔内,会增加焊垫与支撑层的接触面积,从而会增强整体结构的稳定性。
在其中一个实施例中,所述支撑层为单层结构。
在其中一个实施例中,所述支撑层为叠层结构,所述支撑层包括:
第一材料层;
第二材料层,位于所述第一材料层的上表面;所述第二材料层内形成有所述凹槽。
在其中一个实施例中,所述凹槽的纵截面形状包括瓶状或梯形。
在其中一个实施例中,所述凹槽的侧壁相较于所述支撑层的上表面的倾斜角度为30°~65°。
上述半导体结构中通过将凹槽的侧壁相较于支撑层的上表面的倾斜角度限定为30°~65°,在焊线键合工艺时可以使得焊垫填满空气腔,使得焊垫与支撑层的接触面积达到最大,最大限度地增强了整体结构的稳定性。
在其中一个示例中,所述支撑层为叠层结构,所述支撑层包括:
第一材料层;
第二材料层,位于所述第一材料层的上表面;其中,
所述第二材料层内形成有沿其厚度方向贯穿的通孔,所述第一材料层内形成有凹陷槽,所述凹陷槽的宽度大于所述通孔的宽度,所述凹陷槽与所述通孔相连通,且与所述通孔共同构成所述凹槽。
在其中一个示例中,所述凹陷槽的宽度为所述通孔的宽度的1.5倍~6倍。
在其中一个示例中,所述支撑层为叠层结构,所述支撑层包括:
第一材料层;
第二材料层,位于所述第一材料层的上表面;
第三材料层,位于所述第二材料层的上表面;其中,
所述第三材料层内形成有沿其厚度方向贯穿的第一通孔,所述第二材料层内形成有沿其厚度方向贯穿的第二通孔;所述第二通孔的宽度大于所述第一通孔的宽度,所述第二通孔与所述第一通孔相连通,且与所述第一通孔共同构成所述凹槽。
在其中一个示例中,所述第二通孔的宽度为所述第一通孔的宽度的1.5倍~6倍。
在其中一个示例中,所述半导体结构还包括:
保护层,位于所述支撑层及所述焊垫的上表面;所述保护层内具有开口,所述开口暴露出所述焊垫;
焊线,一端位于所述开口内,且与所述焊垫相连接。
本发明还提供一种半导体结构的制备方法,包括如下步骤:
形成支撑层,所述支撑层包括焊盘区域;所述支撑层的焊盘区域内形成有若干个凹槽,所述凹槽底部的宽度大于所述凹槽开口的宽度;
于所述支撑层的焊盘区域内形成焊垫,所述焊垫部分嵌入所述凹槽内。
上述半导体结构的制备方法中,通过在焊垫下方形成焊盘区域内具有若干个凹槽的支撑层,且凹槽底部的宽度大于凹槽顶部的宽度,焊垫嵌入凹槽的部分与凹槽下部的侧壁之间可以有空气腔,在焊线键合工艺时即使焊垫平坦且大部分焊垫在键合压力的作用下会被排挤开来,被排挤开来的焊垫会进入空气腔内,可以避免保护层向上掀开或裂开,防止焊垫外溢,从而确保产品的品质;同时,因为焊垫会在焊线键合工艺时进入空气腔内,会增加焊垫与支撑层的接触面积,从而会增强整体结构的稳定性。
在其中一个实施例中,形成所述支撑层包括如下步骤:
形成材料层;
对所述材料层进行刻蚀,以于所述材料层内形成所述凹槽。
在其中一个实施例中,形成所述支撑层包括如下步骤:
形成第一材料层;
于所述第一材料层的上表面形成第二材料层;
对所述第二材料层进行刻蚀,以于所述第二材料层内形成所述凹槽。
在其中一个实施例中,形成所述支撑层包括如下步骤:
形成第一材料层;
于所述第一材料层的上表面形成第二材料层;
对所述第二材料层进行刻蚀,以于所述第二材料层内形成沿其厚度方向贯穿的通孔;
基于所述通孔对所述第一材料层进行刻蚀,以于所述第一材料层内形成凹陷槽,所述凹陷槽的宽度大于所述通孔的宽度,所述凹陷槽与所述通孔相连通,所述凹陷槽与所述通孔共同构成所述凹槽。
在其中一个实施例中,形成所述支撑层包括如下步骤:
形成第一材料层;
于所述第一材料层的上表面形成第二材料层;
于所述第二材料层的上表面形成第三材料层;
对所述第三材料层进行刻蚀,以于所述第三材料层内形成沿其厚度方向贯穿的第一通孔;
基于所述第一通孔对所述第二材料层进行刻蚀,以于所述第二材料层内形成第二通孔,所述第二通孔的宽度大于所述第一通孔的宽度,所述第二通孔与所述第一通孔相连通,且与所述第一通孔共同构成所述凹槽。
在其中一个实施例中,形成所述焊垫之后还包括如下步骤:
于所述支撑层的上表面及所述焊垫的上表面形成保护层,所述保护层覆盖所述焊垫;
于所述保护层内形成开口,所述开口暴露出所述焊垫;
提供焊线,将所述焊线一端与所述焊垫相连接。
附图说明
图1为本发明一个实施例中半导体结构的制备方法的流程图;
图2至图19为本发明一个实施例中半导体结构的制备方法中各步骤所得结构的截面结构示意图;其中,图16至图19亦为本发明另一个实施例中提供的不同的半导体结构的截面结构示意图。
图中,10-支撑层,101-第一材料层,102-第二材料层,103-第三材料层,11-凹槽,111-通孔,112-凹陷槽,113-第一通孔,114-第二通孔,12-焊垫,13-保护层,131-开口,14-焊线,15-空气腔,α-凹槽的侧壁相较于支撑层的上表面的倾斜角度。
具体实施方式
为了便于理解本申请,下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是,本申请可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
需要说明的是,当一个元件被认为是“连接”另一个元件,它可以是直接连接到另一个元件并与之结合为一体,或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。
除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在一个实施例中,如图1所示,本发明一种半导体结构的制备方法,包括以下步骤:
S11:形成支撑层,支撑层包括焊盘区域;支撑层的焊盘区域内形成有若干个凹槽,凹槽底部的宽度大于凹槽开口的宽度;
S12:于支撑层的焊盘区域内形成焊垫,焊垫部分嵌入凹槽内。
上述半导体结构的制备方法中,通过在焊垫下方形成焊盘区域内具有若干个凹槽的支撑层,且凹槽底部的宽度大于凹槽顶部的宽度,焊垫嵌入凹槽的部分与凹槽下部的侧壁之间可以有空气腔,在焊线键合工艺时即使焊垫平坦且大部分焊垫在键合压力的作用下会被排挤开来,被排挤开来的焊垫会进入空气腔内,可以避免保护层向上掀开或裂开,防止焊垫外溢,从而确保产品的品质;同时,因为焊垫会在焊线键合工艺时进入空气腔内,会增加焊垫与支撑层的接触面积,从而会增强整体结构的稳定性。
在一个示例中,支撑层10可以形成于一基底(未示出)上,基底可以为任意一种可以起到支撑作用的基底。
在一个可选的示例中,步骤S11可以包括如下步骤:
S111:形成材料层,此时的材料层即为支撑层10,如图2所示;具体的,可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成材料层;材料层可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;
S112:对材料层进行刻蚀,以于材料层内形成凹槽11,如图3所示;具体的,首先,可以先于材料层的上表面形成图形化掩膜层(未示出),图形化掩膜层可以包括但不仅限于图形化光刻胶层;然后,基于图形化掩膜层对材料层进行干法刻蚀,刻蚀过程中降低对下方侧壁的保护造成侧向刻蚀(under cut),以于材料层内形成凹槽11;最后,去除图形化掩膜层。
在一个示例中,凹槽11的深度可以小于支撑层10的厚度,如图3所示,此时,凹槽11的深度可以根据实际需要进行设定,譬如,凹槽11的深度可以为支撑层10厚度的1/3、2/3或3/4等等。
在一个示例中,凹槽11的纵截面形状可以为瓶状(如图3所示)或梯形等等。
在一个示例中,如图3所示,凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α可以为30°~65°,具体的,可以为30°、40°、50°、60°或65°等等。通过将凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α限定为30°~65°,在焊线键合工艺时可以使得焊垫12填满空气腔,使得焊垫12与支撑层10的接触面积达到最大,最大限度地增强了整体结构的稳定性。
在另一个可选的示例中,步骤S11可以包括如下步骤:
S111:形成第一材料层101,如图4所示;可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第一材料层101;第一材料层101可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;
S112:于第一材料层101的上表面形成第二材料层102,如图4所示;可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第二材料层102;第二材料层102可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;需要说明的是,第二材料层102的材料与第一材料层101的材料不同,且在相同的刻蚀条件下,第二材料层102相较于第一材料层101具有较高的刻蚀选择比,以确保第一材料层101可以作为第二材料层102的刻蚀停止层;
S113:对第二材料层102进行刻蚀,以于第二材料层102内形成凹槽11,如图5所示;具体的,首先,可以先于第二材料层102的上表面形成图形化掩膜层(未示出),图形化掩膜层可以包括但不仅限于图形化光刻胶层;然后,基于图形化掩膜层对第二材料层102进行干法刻蚀,刻蚀过程中由于第一材料层101为刻蚀停止层,将第二材料层102刻穿之后继续刻蚀一定时间,以创造侧向刻蚀,以于第二材料层102内形成凹槽11;最后,去除图形化掩膜层。
在一个示例中,凹槽11的深度可以小于等于第二材料层102的厚度,优选地,如图5所示,凹槽11的深度等于第二材料层102的厚度。
在一个示例中,凹槽11的纵截面形状可以为瓶状或梯形(如图5所示)等等。
在一个示例中,如图5所示,凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α可以为30°~65°,具体的,可以为30°、40°、50°、60°或65°等等。通过将凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α限定为30°~65°,在焊线键合工艺时可以使得焊垫12填满空气腔,使得焊垫12与支撑层10的接触面积达到最大,最大限度地增强了整体结构的稳定性。
在又一个示例中,步骤S11包括如下步骤:
S111:形成第一材料层101,如图6所示;可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第一材料层101材料层;第一材料层101可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;
S112:于第一材料层101的上表面形成第二材料层102,如图6所示;可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第二材料层102;第二材料层102可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;需要说明的是,第二材料层102的材料与第一材料层101的材料不同,且在相同的刻蚀条件下,第一材料层101相较于第二材料层102具有较高的刻蚀选择比;
S113:对第二材料层102进行刻蚀,以于第二材料层102内形成沿其厚度方向贯穿的通孔111,如图7所示;具体的,首先,可以先于第二材料层102的上表面形成图形化掩膜层(未示出),图形化掩膜层可以包括但不仅限于图形化光刻胶层;然后,基于图形化掩膜层对第二材料层102进行干法刻蚀,以于第二材料层102内形成通孔111;最后,去除图形化掩膜层;
S114:基于通孔111对第一材料层101进行刻蚀,具体的,采用湿法刻蚀工艺基于通孔111对第一材料层101进行刻蚀,以于第一材料层101内形成凹陷槽112,凹陷槽112的宽度大于通孔111的宽度,凹陷槽112与通孔111相连通,凹陷槽112与通孔111共同构成凹槽11,如图8所示。
在一个示例中,凹陷槽112的深度可以小于第一材料层101的厚度,如图8所示,此时,凹陷槽112的深度可以根据实际需要进行设定,譬如,凹陷槽112的深度可以为第一材料层101厚度的1/3、2/3或3/4等等。
在一个示例中,凹陷槽112的宽度可以为通孔111的宽度的1.5倍~6倍。
在又一示例中,步骤S11可以包括如下步骤:
S111:形成第一材料层101,如图6所示;可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第一材料层101;第一材料层101可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;
S112:于第一材料层101的上表面形成第二材料层102,如图6所示;可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第二材料层102;第二材料层102可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;
S113:于第二材料层102的上表面形成第三材料层103,如图9所示;第三材料层103可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;需要说明的是,第二材料层102的材料与第一材料层101的材料不同,且在相同的刻蚀条件下,第三材料层103相较于第二材料层102具有较高的刻蚀选择比,以确保第三材料层103可以作为第二材料层102的刻蚀停止层;
S114:对第三材料层103进行刻蚀,以于第三材料层103内形成沿其厚度方向贯穿的第一通孔113,如图10所示;具体的,首先,可以先于第三材料层103的上表面形成图形化掩膜层(未示出),图形化掩膜层可以包括但不仅限于图形化光刻胶层;然后,基于图形化掩膜层对第三材料层103进行干法刻蚀,以于第三材料层103内形成第一通孔113;最后,去除图形化掩膜层;
S115:基于第一通孔113对第二材料层102进行刻蚀,具体的,采用湿法刻蚀工艺基于通孔111对第一材料层101进行刻蚀,以于第二材料层102内形成第二通孔114,第二通孔114的宽度大于第一通孔113的宽度,第二通孔114与第一通孔113相连通,且与第一通孔113共同构成凹槽11,如图11所示。在该实施例中,通过设置第一材料层101、第二材料层102及第三材料层103的支撑层10,且第一材料层101作为凹槽11的刻蚀停止层,可以控制凹槽11的深度。
在一个示例中,第二通孔114的宽度可以为第一通孔113的宽度的1.5倍~6倍。
在一个示例中,上述各示例中的凹槽11的开口的形状可以包括但不仅限于矩形条状、十字形、圆形或星形(六角星或五角星等等)等等。
在一个示例中,步骤S12中,如图12至图15所示,可以采用但不仅限于电镀等工艺形成焊垫12;焊垫12可以包括但不仅限于铝焊垫。在形成焊垫12之后,焊垫12嵌入凹槽11内的部分与凹槽11的下部的侧壁之间具有间隙,即焊垫12嵌入凹槽11内的部分与凹槽11的下部的侧壁之间具有空气腔15,如图12至图15所示。空气腔15在后续的焊线14键合工艺时,空气腔15可以用来容纳被焊线14排挤开来的焊垫12,可以防止被排挤开来的焊垫12进入保护层13的下方,避免保护层13向上掀开或裂开,防止焊垫12外溢,从而确保产品的品质。
如图16至图19所示,步骤S12之后还包括如下步骤:
S13:于支撑层10的上表面及焊垫12的上表面形成保护层13,保护层13覆盖焊垫12;
S14:于保护层13内形成开口131,开口131暴露出焊垫1;
S15:提供焊线14,将焊线14一端与焊垫12相连接。
在一个示例中,保护层13可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。
在一个示例中,焊线14可以包括但不仅限于铜线、铝线或金线等等。
需要说明的是,在焊线键合工艺时焊垫12在键合压力的作用下会被排挤开来,被排挤开来的焊垫12会进入空气腔15内,如图16至图19所示,可以避免保护层13向上掀开或裂开,防止焊垫12外溢,从而确保产品的品质。
在另一个实施例中,请结合图2至图15继续参阅图16至图19,本发明还提供一种半导体结构,包括:支撑层10,支撑层10包括焊盘区域(未示出);支撑层10的焊盘区域内形成有若干个凹槽11,凹槽11底部的宽度大于凹槽11开口的宽度;焊垫12,焊垫12位于支撑层10上,且位于焊盘区域内,焊垫12部分嵌入凹槽11内。
上述半导体结构中通过在焊垫12下方形成焊盘区域内具有若干个凹槽11的支撑层,且凹槽11底部的宽度大于凹槽11顶部的宽度,焊垫12嵌入凹槽11的部分与凹槽11下部的侧壁之间可以有空气腔,在焊线键合工艺时即使焊垫12平坦且大部分焊垫12在键合压力的作用下会被排挤开来,被排挤开来的焊垫12会进入空气腔内,可以避免保护层向上掀开或裂开,防止焊垫12外溢,从而确保产品的品质;同时,因为焊垫会在焊线键合工艺时进入空气腔内,会增加焊垫12与支撑层10的接触面积,从而会增强整体结构的稳定性。
在一个示例中,支撑层10可以形成于一基底(未示出)上,基底可以为任意一种可以起到支撑作用的基底。
在一个可选的示例中,如图16所示,支撑层10可以为单层结构。支撑层10可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种。
在一个示例中,凹槽11的纵截面形状可以为瓶状(如图16所示)或梯形等等。
在一个示例中,如图16所示,凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α可以为30°~65°,具体的,可以为30°、40°、50°、60°或65°等等。通过将凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α限定为30°~65°,在焊线键合工艺时可以使得焊垫12填满空气腔,使得焊垫12与支撑层10的接触面积达到最大,最大限度地增强了整体结构的稳定性。
在另一个可选的示例中,如图17所示,支撑层10为叠层结构,支撑层10可以包括:第一材料层101;第二材料层102,第二材料层102位于第一材料层101的上表面;第二材料层102内形成有凹槽11。
在一个示例中,第一材料层101可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;第二材料层102可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;需要说明的是,第二材料层102的材料与第一材料层101的材料不同,且在相同的刻蚀条件下,第二材料层102相较于第一材料层101具有较高的刻蚀选择比,以确保第一材料层101可以作为第二材料层102的刻蚀停止层。
在一个示例中,凹槽11的深度可以小于等于第二材料层102的厚度,优选地,如图17所示,凹槽11的深度等于第二材料层102的厚度。
在一个示例中,凹槽11的纵截面形状可以为瓶状或梯形(如图17所示)等等。
在一个示例中,如图17所示,凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α可以为30°~65°,具体的,可以为30°、40°、50°、60°或65°等等。通过将凹槽11的侧壁相较于支撑层10的上表面的倾斜角度α限定为30°~65°,在焊线键合工艺时可以使得焊垫12填满空气腔,使得焊垫12与支撑层10的接触面积达到最大,最大限度地增强了整体结构的稳定性。
在又一个可选的示例中,如图18所示,支撑层10为叠层结构,支撑层10可以包括:第一材料层101;第二材料层102,第二材料层102位于第一材料层101的上表面;其中,第二材料层102内形成有沿其厚度方向贯穿的通孔111,第一材料层101内形成有凹陷槽112,凹陷槽112的宽度大于通孔111的宽度,凹陷槽112与通孔111相连通,且与通孔111共同构成凹槽11。
在一个示例中,第一材料层101可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;第二材料层102可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;需要说明的是,第二材料层102的材料与第一材料层101的材料不同,且在相同的刻蚀条件下,第一材料层101相较于第二材料层102具有较高的刻蚀选择比。
在一个示例中,凹陷槽112的深度可以小于第一材料层101的厚度,如图8所示,此时,凹陷槽112的深度可以根据实际需要进行设定,譬如,凹陷槽112的深度可以为第一材料层101厚度的1/3、2/3或3/4等等。
在一个示例中,凹陷槽112的宽度可以为通孔111的宽度的1.5倍~6倍。
在又一个可选的示例中,如图19所示,支撑层10为叠层结构,支撑层10可以包括:第一材料层101;第二材料层102,第二材料层102位于第一材料层101的上表面;第三材料层103,第三材料层103位于第二材料层102的上表面;其中,第三材料层103内形成有沿其厚度方向贯穿的第一通孔113,第二材料层102内形成有沿其厚度方向贯穿的第二通孔114;第二通孔114的宽度大于第一通孔113的宽度,第二通孔114与第一通孔113相连通,且与第一通孔113共同构成凹槽11。
在一个示例中,第一材料层101可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;第二材料层102可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;第三材料层103可以包括但不仅限于氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层、钨层、钛层、氮化钛层及钽层中的至少一种;需要说明的是,第二材料层102的材料与第一材料层101的材料不同,且在相同的刻蚀条件下,第三材料层103相较于第二材料层102具有较高的刻蚀选择比,以确保第三材料层103可以作为第二材料层102的刻蚀停止层。
在一个示例中,第二通孔114的宽度可以为第一通孔113的宽度的1.5倍~6倍。
在一个示例中,上述各示例中的凹槽11的开口的形状可以包括但不仅限于矩形条状、十字形、圆形或星形(六角星或五角星等等)等等。
在一个示例中,请继续参阅图16至图19,半导体结构还包括:保护层13,保护层13位于支撑层10及焊垫12的上表面;保护层13内具有开口131,开口131暴露出焊垫12;焊线14,焊线14一端位于开口131内,且与焊垫12相连接。
在一个示例中,保护层13可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。
在一个示例中,焊线14可以包括但不仅限于铜线、铝线或金线等等。
需要说明的是,在焊线键合工艺时焊垫12在键合压力的作用下会被排挤开来,被排挤开来的焊垫12会进入空气腔15内,如图16至图19所示,可以避免保护层13向上掀开或裂开,防止焊垫12外溢,从而确保产品的品质。
上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对申请专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本申请构思的前提下,还可以做出若干变形和改进,这些都属于本申请的保护范围。因此,本申请专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种半导体结构,其特征在于,包括:
支撑层,包括焊盘区域;所述支撑层的焊盘区域内形成有若干个凹槽,所述凹槽底部的宽度大于所述凹槽开口的宽度;
焊垫,位于所述支撑层上,且位于所述焊盘区域内,所述焊垫部分嵌入所述凹槽内,所述焊垫嵌入所述凹槽的部分与所述凹槽的下部的侧壁具有空气腔。
2.根据权利要求1所述的半导体结构,其特征在于,所述支撑层为单层结构。
3.根据权利要求1所述的半导体结构,其特征在于,所述支撑层为叠层结构,所述支撑层包括:
第一材料层;
第二材料层,位于所述第一材料层的上表面;所述第二材料层内形成有所述凹槽。
4.根据权利要求2或3所述的半导体结构,其特征在于,所述凹槽的纵截面形状包括瓶状或梯形。
5.根据权利要求4所述的半导体结构,其特征在于,所述凹槽的侧壁相较于所述支撑层的上表面的倾斜角度为30°~65°。
6.根据权利要求1所述的半导体结构,其特征在于,所述支撑层为叠层结构,所述支撑层包括:
第一材料层;
第二材料层,位于所述第一材料层的上表面;
其中,所述第二材料层内形成有沿其厚度方向贯穿的通孔,所述第一材料层内形成有凹陷槽,所述凹陷槽的宽度大于所述通孔的宽度,所述凹陷槽与所述通孔相连通,且与所述通孔共同构成所述凹槽。
7.根据权利要求6所述的半导体结构,其特征在于,所述凹陷槽的宽度为所述通孔的宽度的1.5倍~6倍。
8.根据权利要求1所述的半导体结构,其特征在于,所述支撑层为叠层结构,所述支撑层包括:
第一材料层;
第二材料层,位于所述第一材料层的上表面;
第三材料层,位于所述第二材料层的上表面;
其中,所述第三材料层内形成有沿其厚度方向贯穿的第一通孔,所述第二材料层内形成有沿其厚度方向贯穿的第二通孔;所述第二通孔的宽度大于所述第一通孔的宽度,所述第二通孔与所述第一通孔相连通,且与所述第一通孔共同构成所述凹槽。
9.根据权利要求8所述的半导体结构,其特征在于,所述第二通孔的宽度为所述第一通孔的宽度的1.5倍~6倍。
10.根据权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括:
保护层,位于所述支撑层及所述焊垫的上表面;所述保护层内具有开口,所述开口暴露出所述焊垫;
焊线,一端位于所述开口内,且与所述焊垫相连接。
11.一种半导体结构的制备方法,其特征在于,包括如下步骤:
形成支撑层,所述支撑层包括焊盘区域;所述支撑层的焊盘区域内形成有若干个凹槽,所述凹槽底部的宽度大于所述凹槽开口的宽度;
于所述支撑层的焊盘区域内形成焊垫,所述焊垫部分嵌入所述凹槽内,所述焊垫嵌入所述凹槽的部分与所述凹槽的下部的侧壁具有空气腔。
12.根据权利要求11所述的半导体结构的制备方法,其特征在于,形成所述支撑层包括如下步骤:
形成材料层;
对所述材料层进行刻蚀,以于所述材料层内形成所述凹槽。
13.根据权利要求11所述的半导体结构的制备方法,其特征在于,形成所述支撑层包括如下步骤:
形成第一材料层;
于所述第一材料层的上表面形成第二材料层;
对所述第二材料层进行刻蚀,以于所述第二材料层内形成所述凹槽。
14.根据权利要求11所述的半导体结构的制备方法,其特征在于,形成所述支撑层包括如下步骤:
形成第一材料层;
于所述第一材料层的上表面形成第二材料层;
对所述第二材料层进行刻蚀,以于所述第二材料层内形成沿其厚度方向贯穿的通孔;
基于所述通孔对所述第一材料层进行刻蚀,以于所述第一材料层内形成凹陷槽,所述凹陷槽的宽度大于所述通孔的宽度,所述凹陷槽与所述通孔相连通,所述凹陷槽与所述通孔共同构成所述凹槽。
15.根据权利要求11所述的半导体结构的制备方法,其特征在于,形成所述支撑层包括如下步骤:
形成第一材料层;
于所述第一材料层的上表面形成第二材料层;
于所述第二材料层的上表面形成第三材料层;
对所述第三材料层进行刻蚀,以于所述第三材料层内形成沿其厚度方向贯穿的第一通孔;
基于所述第一通孔对所述第二材料层进行刻蚀,以于所述第二材料层内形成第二通孔,所述第二通孔的宽度大于所述第一通孔的宽度,所述第二通孔与所述第一通孔相连通,且与所述第一通孔共同构成所述凹槽。
16.根据权利要求11至15中任一项所述的半导体结构的制备方法,其特征在于,形成所述焊垫之后还包括如下步骤:
于所述支撑层的上表面及所述焊垫的上表面形成保护层,所述保护层覆盖所述焊垫;
于所述保护层内形成开口,所述开口暴露出所述焊垫;
提供焊线,将所述焊线一端与所述焊垫相连接。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722370A (zh) * 2004-07-16 2006-01-18 三洋电机株式会社 半导体装置的制造方法
CN210575927U (zh) * 2019-12-02 2020-05-19 长鑫存储技术有限公司 半导体结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218288B1 (en) * 1998-05-11 2001-04-17 Micron Technology, Inc. Multiple step methods for forming conformal layers
TWI227932B (en) * 2003-06-23 2005-02-11 Promos Technologies Inc Method for forming a bottle-shaped trench
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
TWI566353B (zh) * 2013-08-21 2017-01-11 精材科技股份有限公司 半導體結構及其製造方法
CN103633038B (zh) * 2013-11-29 2016-08-17 苏州晶方半导体科技股份有限公司 封装结构及其形成方法
US20180012791A1 (en) * 2016-07-06 2018-01-11 Globalfoundries Inc. Interconnects with inner sacrificial spacers
CN213126637U (zh) * 2017-12-28 2021-05-04 株式会社村田制作所 基板接合构造
CN208690544U (zh) * 2018-07-24 2019-04-02 深圳市国电赛思科技有限公司 一种盲孔插针

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722370A (zh) * 2004-07-16 2006-01-18 三洋电机株式会社 半导体装置的制造方法
CN210575927U (zh) * 2019-12-02 2020-05-19 长鑫存储技术有限公司 半导体结构

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