CN114242578A - SGT Mosfet中IPO厚度的可控方法、装置及介质 - Google Patents
SGT Mosfet中IPO厚度的可控方法、装置及介质 Download PDFInfo
- Publication number
- CN114242578A CN114242578A CN202210154554.1A CN202210154554A CN114242578A CN 114242578 A CN114242578 A CN 114242578A CN 202210154554 A CN202210154554 A CN 202210154554A CN 114242578 A CN114242578 A CN 114242578A
- Authority
- CN
- China
- Prior art keywords
- thickness
- trench
- deposition
- ipo
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/06—Apparatus for monitoring, sorting, marking, testing or measuring
- H10P72/0604—Process monitoring, e.g. flow or thickness monitoring
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及半导体技术领域，揭露了一种SGT Mosfet中IPO厚度的可控方法，包括：将非掺杂氧化硅及源极多晶硅沉积在硅沟槽衬底的沟槽内，得到初始沉积沟槽，去除部分非掺杂氧化硅，得到原始待氧化沉积沟槽，在源极多晶硅的表面植入氮原子，得到目标待氧化多晶硅层，氧化目标待氧化多晶硅层及原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层，在目标厚度IPO氧化层及目标厚度栅极氧化层的表面，沉积栅极多晶硅，完成IPO厚度的调控。本发明还提出一种SGT Mosfet中IPO厚度的可控装置、电子设备以及计算机可读存储介质。本发明可以解决改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种SGT Mosfet中IPO厚度的可控方法、装置、电子设备及计算机可读存储介质。
背景技术
随着半导体行业的快速发展，半导体场效应管的制备工艺也不断得到完善，这对电子行业的发展具有深远的意义。
在传统半导体场效应管的制备过程中，半导体场效应管的源极多晶硅表面的氧化层厚度通常无法控制成需要的厚度，且源极多晶硅表面容易形成尖端，这容易造成源极和栅极的耐压不足和漏电的现象。当前主要通过HDP（High Density Plasma）结合CMP（Chemical Mechanical Polishing）技术来改善源极和栅极的耐压不足和漏电的现象，但这种方式需要耗费较高的人力物力，制造成本较高。
发明内容
本发明提供一种SGT Mosfet中IPO厚度的可控方法、装置及计算机可读存储介质，其主要目的在于解决改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题。
为实现上述目的，本发明提供的一种SGT Mosfet中IPO厚度的可控方法，包括：
获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽；
按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽；
利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层；
氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层；
在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
可选地，所述获取硅沟槽衬底，包括：
获取原始衬底，按照预定的SGT Mosfet的结构分区，在所述原始衬底的表面确定刻蚀区；
在所述原始衬底的刻蚀区上，利用预构建的硅沟槽刻蚀工艺，对所述原始衬底进行刻蚀，得到所述硅沟槽衬底。
可选地，所述将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽，包括：
将所述非掺杂氧化硅进行液化，得到液化非掺杂氧化硅；
调节所述液化非掺杂氧化硅的环境温度，得到气化非掺杂氧化硅；
将所述气化非掺杂氧化硅在所述硅沟槽衬底的沟槽内进行均匀沉积，得到覆盖硅沉积层的硅沉积沟槽；
将所述源极多晶硅，在所述硅沉积沟槽内进行沉积，得到源极沉积沟槽；
对所述源极沉积沟槽的内表面及源极多晶硅进行打磨，得到所述初始沉积沟槽。
可选地，所述按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽，包括：
测算所述初始沉积沟槽内源极多晶硅的深度；
按照预定的深度去除标准，根据所述源极多晶硅的深度，确定所述硅沉积层的去除深度数值；
将所述初始沉积沟槽内的硅沉积层，按照所述去除深度数值进行划分，得到硅沉积层应去除部分；
去除所述硅沉积层应去除部分，得到所述原始待氧化沉积沟槽。
可选地，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层，包括：
获取目标IPO厚度值，利用所述植氮设备，根据所述目标IPO厚度值，制备目标浓度及能量的氮原子；
利用所述植氮设备，将所述目标浓度及能量的氮原子，植入所述源极多晶硅的上表面，得到所述目标待氧化多晶硅层。
可选地，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子之前，所述方法还包括：
设置浓度及能量递增的氮原子梯度集，在所述氮原子梯度集中依次提取不同浓度及能量的氮原子梯度值；
利用预构建的原始植氮设备，按照所述氮原子梯度值，制备相应浓度及能量的氮原子，得到待测梯度氮原子；
利用所述原始植氮设备，将所述待测梯度氮原子，植入预构建的多晶硅表面及硅沉积体表面，分别得到测试待氧化多晶硅层及测试待氧化硅沉积层；
氧化所述测试待氧化多晶硅层及测试待氧化硅沉积层，分别得到测试多晶硅氧化层及测试硅沉积氧化层；
测定所述测试多晶硅氧化层及测试硅沉积氧化层的厚度值，得到测试多晶硅氧化厚度值及测试硅沉积氧化厚度值；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试多晶硅氧化厚度值，构建氮原子梯度-IPO厚度调控表；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试硅沉积氧化厚度值，构建氮原子梯度-沉积层氧化厚度调控表；
将所述氮原子梯度-IPO厚度调控表及氮原子梯度-沉积层氧化厚度调控表，录入所述原始植氮设备，得到所述植氮设备。
可选地，所述在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控，包括：
根据所述目标厚度IPO氧化层的氧化厚度及所述硅沟槽衬底的沟槽深度，确定所述栅极多晶硅的深度，得到栅极多晶硅深度值；
按照所述栅极多晶硅深度值，将所述栅极多晶硅在所述目标厚度IPO氧化层的上方进行沉积，得到含有目标IPO厚度的SGT Mosfet。
为了解决上述问题，本发明还提供一种SGT Mosfet中IPO厚度的可控装置，所述装置包括：
初始沉积沟槽获取模块，用于获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽；
原始待氧化沉积沟槽获取模块，用于按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽；
氧化层厚度调控模块，用于利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层；氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层；
栅极多晶硅沉积模块，用于在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
为了解决上述问题，本发明还提供一种电子设备，所述电子设备包括：
至少一个处理器；
以及，与所述至少一个处理器通信连接的存储器；
其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求1至7中任意一项所述的SGT Mosfet中IPO厚度的可控方法。
为了解决上述问题，本发明还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有至少一个指令，所述至少一个指令被电子设备中的处理器执行以实现上述所述的SGT Mosfet中IPO厚度的可控方法。
相比于背景技术所述：改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题，本发明实施例通过将所述非掺杂氧化硅及源极多晶硅，在预构建的硅沟槽衬底内沉积，继而得到所述初始沉积沟槽，再对所述初始沉积沟槽内的非掺杂氧化硅进行部分去除，得到所述原始待氧化沉积沟槽，在对所述原始待氧化沉积沟槽进行氧化的过程中，利用所述植氮设备先向所述源极多晶硅表面植入预定浓度及能量的氮原子，得到所述目标待氧化多晶硅层，再对所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁进行氧化，得到所述目标厚度IPO氧化层及目标厚度栅极氧化层，进而达到控制所述目标厚度IPO氧化层厚度的目的，最后利用栅极多晶硅来在所述目标厚度IPO氧化层及目标厚度栅极氧化层所围成的空腔内沉积，得到了可控IPO厚度的SGT Mosfet。因此本发明提出的SGT Mosfet中IPO厚度的可控方法、装置、电子设备及计算机可读存储介质，可以解决改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题。
附图说明
图1为本发明一实施例提供的SGT Mosfet中IPO厚度的可控方法的流程示意图；
图2为图1中其中一个步骤的详细实施流程示意图；
图3为图1中另一个步骤的详细实施流程示意图；
图4为本发明一实施例提供的SGT Mosfet中IPO厚度的可控方法的原始待氧化沉积沟槽的氮原子植入过程图；
图5为本发明一实施例提供的SGT Mosfet中IPO厚度的可控方法的含有目标IPO厚度的SGT Mosfet图；
图6为本发明一实施例提供的SGT Mosfet中IPO厚度的可控装置的功能模块图；
图7为本发明一实施例提供的实现所述SGT Mosfet中IPO厚度的可控方法的电子设备的结构示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本申请实施例提供一种SGT Mosfet中IPO厚度的可控方法。所述SGT Mosfet中IPO厚度的可控方法的执行主体包括但不限于服务端、终端等能够被配置为执行本申请实施例提供的该方法的电子设备中的至少一种。换言之，所述SGT Mosfet中IPO厚度的可控方法可以由安装在终端设备或服务端设备的软件或硬件来执行，所述软件可以是区块链平台。所述服务端包括但不限于：单台服务器、服务器集群、云端服务器或云端服务器集群等。
参照图1所示，为本发明一实施例提供的SGT Mosfet中IPO厚度的可控方法的流程示意图。在本实施例中，所述SGT Mosfet中IPO厚度的可控方法包括：
S1、获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽。
可解释的，所述硅沟槽衬底指承载半导体场效应管相关组件的载体。所述非掺杂氧化硅（None-doped silicon Glass，简称NSG）指在所述硅沟槽衬底的表面沉积的一层非掺杂硅物质。所述源极多晶硅（Source Poly）指在所述硅沟槽衬底沉积所述非掺杂氧化硅后，在沟槽底部沉积的多晶硅，用于连接源极。
详细地，参阅图2所示，所述获取硅沟槽衬底，包括：
S11、获取原始衬底，按照预定的SGT Mosfet的结构分区，在所述原始衬底的表面确定刻蚀区；
S12、在所述原始衬底的刻蚀区上，利用预构建的硅沟槽刻蚀工艺，对所述原始衬底进行刻蚀，得到所述硅沟槽衬底。
可理解的，在刻蚀所述原始衬底前，已经明确了应该刻蚀的位置及刻蚀形状，在需要刻蚀时，只需要按照预先设定好的位置进行刻蚀即可。
本发明实施例中，所述将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽，包括：
将所述非掺杂氧化硅进行液化，得到液化非掺杂氧化硅；
调节所述液化非掺杂氧化硅的环境温度，得到气化非掺杂氧化硅；
将所述气化非掺杂氧化硅在所述硅沟槽衬底的沟槽内进行均匀沉积，得到覆盖硅沉积层的硅沉积沟槽；
将所述源极多晶硅，在所述硅沉积沟槽内进行沉积，得到源极沉积沟槽；
对所述源极沉积沟槽的内表面及源极多晶硅进行打磨，得到所述初始沉积沟槽。
应明白的，所述硅沉积层指所述非掺杂氧化硅在所述硅沟槽衬底的沟槽内，经过沉积所形成的沉积层。指所述非掺杂氧化硅可以利用化学气相淀积的方法，将所述气化非掺杂氧化硅及反应所需的其它气体引入所述硅沟槽衬底的沟槽内，在沟槽内表面均匀的生成所述硅沉积层，使得所述硅沉积层在所述硅沟槽衬底的沟槽内壁表面沉积，且沉积的厚度一致。
本发明实施例中，所述源极多晶硅(Source Poly)的形状经常会形成一个尖端，容易造成尖端放电，使得所述源极多晶硅漏电，通过打磨所述源极多晶硅可有效缓解这一现象。
S2、按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽。
可理解的，在将所述非掺杂氧化硅及所述源极多晶硅在所述硅沟槽衬底的沟槽内沉积后，需要对所述非掺杂氧化硅进行部分去除，只保留与所述源极多晶硅接触的部分非掺杂氧化硅层，即去NSG。所述深度去除标准指去除部分所述非掺杂氧化硅层的去除标准。所述待氧化沉积沟槽指依据所述深度去除标准去除部分的非掺杂氧化硅层后，得到的未经氧化的沉积沟槽。
详细地，参阅图3所示，所述按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽，包括：
S21、测算所述初始沉积沟槽内源极多晶硅的深度；
S22、按照预定的深度去除标准，根据所述源极多晶硅的深度，确定所述硅沉积层的去除深度数值；
S23、将所述初始沉积沟槽内的硅沉积层，按照所述去除深度数值进行划分，得到硅沉积层应去除部分；
S24、去除所述硅沉积层应去除部分，得到所述原始待氧化沉积沟槽。
可理解的，可以根据所述源极多晶硅在所述初始沉积沟槽内的沉积深度，来决定所述硅沉积层应该去除的深度。通过保持所述源极多晶硅与所述硅沉积层的相对位置距离在一定的范围内，可以保证制备出的SGT Mosfet符合使用标准。
可解释的，所述源极多晶硅的深度指所述源极多晶硅在所述初始沉积沟槽内的最低点到外表面最高点的距离值。所述深度去除标准指依据所述源极多晶硅的深度规定所述硅沉积层的去除深度数值的标准。通常可使得所述非掺杂氧化硅层略高于所述源极多晶硅。
S3、利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层。
可解释的，所述植氮设备指可接收用户输入氧化层厚度值及氧化部位，并根据所述氧化层厚度，在所述原始待氧化沉积沟槽内的所述氧化部位，植入对应浓度及能量的氮原子。
本发明实施例中，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层，包括：
获取目标IPO厚度值，利用所述植氮设备，根据所述目标IPO厚度值，制备目标浓度及能量的氮原子；
利用所述植氮设备，将所述目标浓度及能量的氮原子，植入所述源极多晶硅的上表面，得到所述目标待氧化多晶硅层。
可理解的，类似于B、P植入，氮原子植入的能量约为20-200kev，植入的氮原子浓度约为10^13-10^16个原子/
。通过植入的氮原子的浓度和能量值来控制后续氧化工艺中氧化层的厚度。通常所述目标IPO厚度值范围值可以为未经过氮原子植入的氧化层厚度的2至5倍。
应明白的，在对所述源极多晶硅的上表面进行氮原子植入的过程中，可以同时根据所述植氮设备中的氮原子梯度-沉积层氧化厚度调控表，利用所述植氮设备，对所述原始待氧化沉积沟槽的硅沉积体的上表面进行氮原子植入，通常所述硅沉积体的上表面的氧化层厚度范围值，可以为未经过氮原子植入的氧化层厚度的1.5倍左右。
详细地，所述原始待氧化沉积沟槽的氮原子植入过程可参阅图4所示。
本发明实施例中，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子之前，所述方法还包括：
设置浓度及能量递增的氮原子梯度集，在所述氮原子梯度集中依次提取不同浓度及能量的氮原子梯度值；
利用预构建的原始植氮设备，按照所述氮原子梯度值，制备相应浓度及能量的氮原子，得到待测梯度氮原子；
利用所述原始植氮设备，将所述待测梯度氮原子，植入预构建的多晶硅表面及硅沉积体表面，分别得到测试待氧化多晶硅层及测试待氧化硅沉积层；
氧化所述测试待氧化多晶硅层及测试待氧化硅沉积层，分别得到测试多晶硅氧化层及测试硅沉积氧化层；
测定所述测试多晶硅氧化层及测试硅沉积氧化层的厚度值，得到测试多晶硅氧化厚度值及测试硅沉积氧化厚度值；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试多晶硅氧化厚度值，构建氮原子梯度-IPO厚度调控表；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试硅沉积氧化厚度值，构建氮原子梯度-沉积层氧化厚度调控表；
将所述氮原子梯度-IPO厚度调控表及氮原子梯度-沉积层氧化厚度调控表，录入所述原始植氮设备，得到所述植氮设备。
可理解的，可以通过实验设置不同浓度及能量的氮原子，来对预构建的多晶硅表面及硅沉积体表面，进行氮原子植入，再对已植入氮原子的多晶硅表面及硅沉积体表面，进行氧化，分别得到对应的氧化层厚度值，进而获得植入不同浓度及能量的氮原子的多晶硅及硅沉积体，氧化后所生成的不同氧化层厚度。
S4、氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层。
可解释的，所述目标厚度IPO氧化层指所述待氧化沉积沟槽内的源极多晶硅表面生成的氧化硅层。所述目标厚度栅极氧化层指在将所述待氧化沉积沟槽内的所述非掺杂氧化硅层应去除部分去除后，在所述待氧化沉积沟槽内壁所生成的氧化层。
应明白的，通过控制所述目标厚度IPO氧化层的厚度，可有效解决源极与栅极耐压不足问题。传统工艺使用的制造方法通常无法控制源极氧化区的IPO厚度，容易造成源极和栅极的耐压不足的情况。
S5、在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
可解释的，所述栅极多晶硅（Gate Poly）指在所述目标厚度IPO氧化层的上表面及所述目标厚度栅极氧化层的侧壁所形成的空腔区域内填充的多晶硅，用于连接栅极。由于所述目标厚度IPO氧化层的上表面较为平整，所以可以有效缓解所述栅极多晶硅的放电现象。
本发明实施例中，所述在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控，包括：
根据所述目标厚度IPO氧化层的氧化厚度及所述硅沟槽衬底的沟槽深度，确定所述栅极多晶硅的深度，得到栅极多晶硅深度值；
按照所述栅极多晶硅深度值，将所述栅极多晶硅在所述目标厚度IPO氧化层的上方进行沉积，得到含有目标IPO厚度的SGT Mosfet。
详细地，所述含有目标IPO厚度的SGT Mosfet图，可参阅图5所示。
可解释的，可以按照预定的数值尺寸比例，来控制所述栅极多晶硅的体积和在所述硅沟槽衬底内的深度。所述数值尺寸比例可以根据所述目标厚度IPO氧化层的氧化厚度、所述硅沟槽衬底的沟槽深度及所述栅极多晶硅在所述硅沟槽衬底内的深度来构建。
相比于背景技术所述：改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题，本发明实施例通过将所述非掺杂氧化硅及源极多晶硅，在预构建的硅沟槽衬底内沉积，继而得到所述初始沉积沟槽，再对所述初始沉积沟槽内的非掺杂氧化硅进行部分去除，得到所述原始待氧化沉积沟槽，在对所述原始待氧化沉积沟槽进行氧化的过程中，利用所述植氮设备先向所述源极多晶硅表面植入预定浓度及能量的氮原子，得到所述目标待氧化多晶硅层，再对所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁进行氧化，得到所述目标厚度IPO氧化层及目标厚度栅极氧化层，进而达到控制所述目标厚度IPO氧化层厚度的目的，最后利用栅极多晶硅来在所述目标厚度IPO氧化层及目标厚度栅极氧化层所围成的空腔内沉积，得到了可控IPO厚度的SGT Mosfet。因此本发明提出的SGT Mosfet中IPO厚度的可控方法、装置、电子设备及计算机可读存储介质，可以解决改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题。
如图6所示，是本发明一实施例提供的SGT Mosfet中IPO厚度的可控装置的功能模块图。
本发明所述SGT Mosfet中IPO厚度的可控装置100可以安装于电子设备中。根据实现的功能，所述SGT Mosfet中IPO厚度的可控装置100可以包括初始沉积沟槽获取模块101、原始待氧化沉积沟槽获取模块102、氧化层厚度调控模块103及栅极多晶硅沉积模块104。本发明所述模块也可以称之为单元，是指一种能够被电子设备处理器所执行，并且能够完成固定功能的一系列计算机程序段，其存储在电子设备的存储器中。
所述初始沉积沟槽获取模块101，用于获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽；
可解释的，所述硅沟槽衬底指承载半导体场效应管相关组件的载体。所述非掺杂氧化硅（None-doped silicon Glass，简称NSG）指在所述硅沟槽衬底的表面沉积的一层非掺杂硅物质。所述所述源极多晶硅（Source Poly）指在所述硅沟槽衬底沉积所述非掺杂氧化硅后，在沟槽底部沉积的多晶硅，用于连接源极。
本发明实施例中，所述获取硅沟槽衬底，包括：
获取原始衬底，按照预定的SGT Mosfet的结构分区，在所述原始衬底的表面确定刻蚀区；
在所述原始衬底的刻蚀区上，利用预构建的硅沟槽刻蚀工艺，对所述原始衬底进行刻蚀，得到所述硅沟槽衬底。
可理解的，在刻蚀所述原始衬底前，已经明确了应该刻蚀的位置及刻蚀形状，在需要刻蚀时，只需要按照预先设定好的位置进行刻蚀即可。
本发明实施例中，所述将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽，包括：
将所述非掺杂氧化硅进行液化，得到液化非掺杂氧化硅；
调节所述液化非掺杂氧化硅的环境温度，得到气化非掺杂氧化硅；
将所述气化非掺杂氧化硅在所述硅沟槽衬底的沟槽内进行均匀沉积，得到覆盖硅沉积层的硅沉积沟槽；
将所述源极多晶硅，在所述硅沉积沟槽内进行沉积，得到源极沉积沟槽；
对所述源极沉积沟槽的内表面及源极多晶硅进行打磨，得到所述初始沉积沟槽。
应明白的，所述硅沉积层指所述非掺杂氧化硅在所述硅沟槽衬底的沟槽内，经过沉积所形成的沉积层。指所述非掺杂氧化硅可以利用化学气相淀积的方法，将所述气化非掺杂氧化硅及反应所需的其它气体引入所述硅沟槽衬底的沟槽内，在沟槽内表面均匀的生成所述硅沉积层，使得所述硅沉积层在所述硅沟槽衬底的沟槽内壁表面沉积，且沉积的厚度一致。
本发明实施例中，所述源极多晶硅(Source Poly)的形状经常会形成一个尖端，容易造成尖端放电，使得所述源极多晶硅漏电，通过打磨所述源极多晶硅可有效缓解这一现象。
所述原始待氧化沉积沟槽获取模块102，用于按照预定的深度去除标准，将所述初始沉积沟槽中的非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽；
可理解的，在将所述非掺杂氧化硅及所述源极多晶硅在所述硅沟槽衬底的沟槽内沉积后，需要对所述非掺杂氧化硅进行部分去除，只保留与所述源极多晶硅接触的部分非掺杂氧化硅层，即去NSG。所述深度去除标准指去除部分所述非掺杂氧化硅层的去除标准。所述待氧化沉积沟槽指依据所述深度去除标准去除部分的非掺杂氧化硅层后，得到的未经氧化的沉积沟槽。
本发明实施例中，所述按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽，包括：
测算所述初始沉积沟槽内源极多晶硅的深度；
按照预定的深度去除标准，根据所述源极多晶硅的深度，确定所述硅沉积层的去除深度数值；
将所述初始沉积沟槽内的硅沉积层，按照所述去除深度数值进行划分，得到硅沉积层应去除部分；
去除所述硅沉积层应去除部分，得到所述原始待氧化沉积沟槽。
可解释的，所述源极多晶硅的深度指所述源极多晶硅在所述初始沉积沟槽内的最低点到外表面最高点的距离值。所述深度去除标准指依据所述源极多晶硅的深度规定所述硅沉积层的去除深度数值的标准。通常可使得所述非掺杂氧化硅层略高于所述源极多晶硅。
所述氧化层厚度调控模块103，用于利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层；氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层；
可解释的，所述植氮设备指可接收用户输入氧化层厚度值及氧化部位，并根据所述氧化层厚度，在所述原始待氧化沉积沟槽内的所述氧化部位，植入对应浓度及能量的氮原子。
本发明实施例中，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层，包括：
获取目标IPO厚度值，利用所述植氮设备，根据所述目标IPO厚度值，制备目标浓度及能量的氮原子；
利用所述植氮设备，将所述目标浓度及能量的氮原子，植入所述源极多晶硅的上表面，得到所述目标待氧化多晶硅层。
可理解的，类似于B、P植入，氮原子植入的能量约为20-200kev，植入的氮原子浓度约为 
个原子/
。通过植入的氮原子的浓度和能量值来控制后续氧化工艺中氧化层的厚度。通常所述目标IPO厚度值范围值可以为未经过氮原子植入的氧化层厚度的2至5倍。
应明白的，在对所述源极多晶硅的上表面进行氮原子植入的过程中，可以同时根据所述植氮设备中的氮原子梯度-沉积层氧化厚度调控表，利用所述植氮设备，对所述原始待氧化沉积沟槽的硅沉积体的上表面进行氮原子植入，通常所述硅沉积体的上表面的氧化层厚度范围值，可以为未经过氮原子植入的氧化层厚度的1.5倍左右。
本发明实施例中，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子之前，所述方法还包括：
设置浓度及能量递增的氮原子梯度集，在所述氮原子梯度集中依次提取不同浓度及能量的氮原子梯度值；
利用预构建的原始植氮设备，按照所述氮原子梯度值，制备相应浓度及能量的氮原子，得到待测梯度氮原子；
利用所述原始植氮设备，将所述待测梯度氮原子，植入预构建的多晶硅表面及硅沉积体表面，分别得到测试待氧化多晶硅层及测试待氧化硅沉积层；
氧化所述测试待氧化多晶硅层及测试待氧化硅沉积层，分别得到测试多晶硅氧化层及测试硅沉积氧化层；
测定所述测试多晶硅氧化层及测试硅沉积氧化层的厚度值，得到测试多晶硅氧化厚度值及测试硅沉积氧化厚度值；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试多晶硅氧化厚度值，构建氮原子梯度-IPO厚度调控表；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试硅沉积氧化厚度值，构建氮原子梯度-沉积层氧化厚度调控表；
将所述氮原子梯度-IPO厚度调控表及氮原子梯度-沉积层氧化厚度调控表，录入所述原始植氮设备，得到所述植氮设备。
可理解的，可以通过实验设置不同浓度及能量的氮原子，来对预构建的多晶硅表面及硅沉积体表面，进行氮原子植入，再对已植入氮原子的多晶硅表面及硅沉积体表面，进行氧化，分别得到对应的氧化层厚度值，进而获得植入不同浓度及能量的氮原子的多晶硅及硅沉积体，氧化后所生成的不同氧化层厚度。
可解释的，所述目标厚度IPO氧化层指所述待氧化沉积沟槽内的源极多晶硅表面生成的氧化硅层。所述目标厚度栅极氧化层指在将所述待氧化沉积沟槽内的所述非掺杂氧化硅层应去除部分去除后，在所述待氧化沉积沟槽内壁所生成的氧化层。
应明白的，通过控制所述目标厚度IPO氧化层的厚度，可有效解决源极与栅极耐压不足问题。传统工艺使用的制造方法通常无法控制源极氧化区的IPO厚度，容易造成源极和栅极的耐压不足的情况。
所述栅极多晶硅沉积模块104，用于在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
可解释的，所述栅极多晶硅（Gate Poly）指在所述目标厚度IPO氧化层的上表面及所述目标厚度栅极氧化层的侧壁所形成的空腔区域内填充的多晶硅，用于连接栅极。由于所述目标厚度IPO氧化层的上表面较为平整，所以可以有效缓解所述栅极多晶硅的放电现象。
本发明实施例中，所述在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控，包括：
根据所述目标厚度IPO氧化层的氧化厚度及所述硅沟槽衬底的沟槽深度，确定所述栅极多晶硅的深度，得到栅极多晶硅深度值；
按照所述栅极多晶硅深度值，将所述栅极多晶硅在所述目标厚度IPO氧化层的上方进行沉积，得到含有目标IPO厚度的SGT Mosfet。
可解释的，可以按照预定的数值尺寸比例，来控制所述栅极多晶硅的体积和在所述硅沟槽衬底内的深度。所述数值尺寸比例可以根据所述目标厚度IPO氧化层的氧化厚度、所述硅沟槽衬底的沟槽深度及所述栅极多晶硅在所述硅沟槽衬底内的深度来构建。
详细地，本发明实施例中所述SGT Mosfet中IPO厚度的可控装置100中能够产生如下技术效果：
相比于背景技术所述：改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题，本发明实施例通过将所述非掺杂氧化硅及源极多晶硅，在预构建的硅沟槽衬底内沉积，继而得到所述初始沉积沟槽，再对所述初始沉积沟槽内的非掺杂氧化硅进行部分去除，得到所述原始待氧化沉积沟槽，在对所述原始待氧化沉积沟槽进行氧化的过程中，利用所述植氮设备先向所述源极多晶硅表面植入预定浓度及能量的氮原子，得到所述目标待氧化多晶硅层，再对所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁进行氧化，得到所述目标厚度IPO氧化层及目标厚度栅极氧化层，进而达到控制所述目标厚度IPO氧化层厚度的目的，最后利用栅极多晶硅来在所述目标厚度IPO氧化层及目标厚度栅极氧化层所围成的空腔内沉积，得到了可控IPO厚度的SGT Mosfet。因此本发明提出的SGT Mosfet中IPO厚度的可控方法、装置、电子设备及计算机可读存储介质，可以解决改善源极和栅极的耐压不足和漏电的现象时，需要耗费较高的人力物力，制造成本较高的问题。
如图7所示，是本发明一实施例提供的实现SGT Mosfet中IPO厚度的可控方法的电子设备的结构示意图。
所述电子设备1可以包括处理器10、存储器11、总线12和通信接口13，还可以包括存储在所述存储器11中并可在所述处理器10上运行的计算机程序，如SGT Mosfet中IPO厚度的可控程序。
其中，所述存储器11至少包括一种类型的可读存储介质，所述可读存储介质包括闪存、移动硬盘、多媒体卡、卡型存储器（例如：SD或DX存储器等）、磁性存储器、磁盘、光盘等。所述存储器11在一些实施例中可以是电子设备1的内部存储单元，例如该电子设备1的移动硬盘。所述存储器11在另一些实施例中也可以是电子设备1的外部存储设备，例如电子设备1上配备的插接式移动硬盘、智能存储卡（Smart Media Card， SMC）、安全数字（SecureDigital， SD）卡、闪存卡（Flash Card）等。进一步地，所述存储器11还可以既包括电子设备1的内部存储单元也包括外部存储设备。所述存储器11不仅可以用于存储安装于电子设备1的应用软件及各类数据，例如SGT Mosfet中IPO厚度的可控程序的代码等，还可以用于暂时地存储已经输出或者将要输出的数据。
所述处理器10在一些实施例中可以由集成电路组成，例如可以由单个封装的集成电路所组成，也可以是由多个相同功能或不同功能封装的集成电路所组成，包括一个或者多个中央处理器（Central Processing unit，CPU）、微处理器、数字处理芯片、图形处理器及各种控制芯片的组合等。所述处理器10是所述电子设备的控制核心（Control Unit），利用各种接口和线路连接整个电子设备的各个部件，通过运行或执行存储在所述存储器11内的程序或者模块（例如SGT Mosfet中IPO厚度的可控程序等），以及调用存储在所述存储器11内的数据，以执行电子设备1的各种功能和处理数据。
所述总线12可以是外设部件互连标准（peripheral component interconnect，简称PCI）总线或扩展工业标准结构（extended industry standard architecture，简称EISA）总线等。该总线12可以分为地址总线、数据总线、控制总线等。所述总线12被设置为实现所述存储器11以及至少一个处理器10等之间的连接通信。
图7仅示出了具有部件的电子设备，本领域技术人员可以理解的是，图7示出的结构并不构成对所述电子设备1的限定，可以包括比图示更少或者更多的部件，或者组合某些部件，或者不同的部件布置。
例如，尽管未示出，所述电子设备1还可以包括给各个部件供电的电源（比如电池），优选地，电源可以通过电源管理装置与所述至少一个处理器10逻辑相连，从而通过电源管理装置实现充电管理、放电管理、以及功耗管理等功能。电源还可以包括一个或一个以上的直流或交流电源、再充电装置、电源故障检测电路、电源转换器或者逆变器、电源状态指示器等任意组件。所述电子设备1还可以包括多种传感器、蓝牙模块、Wi-Fi模块等，在此不再赘述。
进一步地，所述电子设备1还可以包括网络接口，可选地，所述网络接口可以包括有线接口和/或无线接口（如WI-FI接口、蓝牙接口等），通常用于在该电子设备1与其他电子设备之间建立通信连接。
可选地，该电子设备1还可以包括用户接口，用户接口可以是显示器（Display）、输入单元（比如键盘（Keyboard）），可选地，用户接口还可以是标准的有线接口、无线接口。可选地，在一些实施例中，显示器可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED（Organic Light-Emitting Diode，有机发光二极管）触摸器等。其中，显示器也可以适当的称为显示屏或显示单元，用于显示在电子设备1中处理的信息以及用于显示可视化的用户界面。
应该了解，所述实施例仅为说明之用，在专利申请范围上并不受此结构的限制。
所述电子设备1中的所述存储器11存储的SGT Mosfet中IPO厚度的可控程序是多个指令的组合，在所述处理器10中运行时，可以实现：
获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽；
按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽；
利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层；
氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层；
在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
具体地，所述处理器10对上述指令的具体实现方法可参考图1至图6对应实施例中相关步骤的描述，在此不赘述。
进一步地，所述电子设备1集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读存储介质中。所述计算机可读存储介质可以是易失性的，也可以是非易失性的。例如，所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器（ROM，Read-Only Memory）。
本发明还提供一种计算机可读存储介质，所述可读存储介质存储有计算机程序，所述计算机程序在被电子设备的处理器所执行时，可以实现：
获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽；
按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽；
利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层；
氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层；
在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
在本发明所提供的几个实施例中，应该理解到，所揭露的设备，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。
因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附关联图标记视为限制所涉及的权利要求。
本发明所指区块链是分布式数据存储、点对点传输、共识机制、加密算法等计算机技术的新型应用模式。区块链(Blockchain)，本质上是一个去中心化的数据库，是一串使用密码学方法相关联产生的数据块，每一个数据块中包含了一批次网络交易的信息，用于验证其信息的有效性(防伪)和生成下一个区块。区块链可以包括区块链底层平台、平台产品服务层以及应用服务层等。
此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。系统权利要求中陈述的多个单元或装置也可以由一个单元或装置通过软件或者硬件来实现。第二等词语用来表示名称，而并不表示任何特定的顺序。
最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (10)
1.一种SGT Mosfet中IPO厚度的可控方法，其特征在于，所述方法包括：
获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽；
按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽；
利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层；
氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层；
在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
2.如权利要求1所述的SGT Mosfet中IPO厚度的可控方法，其特征在于，所述获取硅沟槽衬底，包括：
获取原始衬底，按照预定的SGT Mosfet的结构分区，在所述原始衬底的表面确定刻蚀区；
在所述原始衬底的刻蚀区上，利用预构建的硅沟槽刻蚀工艺，对所述原始衬底进行刻蚀，得到所述硅沟槽衬底。
3.如权利要求2所述的SGT Mosfet中IPO厚度的可控方法，其特征在于，所述将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽，包括：
将所述非掺杂氧化硅进行液化，得到液化非掺杂氧化硅；
调节所述液化非掺杂氧化硅的环境温度，得到气化非掺杂氧化硅；
将所述气化非掺杂氧化硅在所述硅沟槽衬底的沟槽内进行均匀沉积，得到覆盖硅沉积层的硅沉积沟槽；
将所述源极多晶硅，在所述硅沉积沟槽内进行沉积，得到源极沉积沟槽；
对所述源极沉积沟槽的内表面及源极多晶硅进行打磨，得到所述初始沉积沟槽。
4.如权利要求3所述的SGT Mosfet中IPO厚度的可控方法，其特征在于，所述按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽，包括：
测算所述初始沉积沟槽内源极多晶硅的深度；
按照预定的深度去除标准，根据所述源极多晶硅的深度，确定所述硅沉积层的去除深度数值；
将所述初始沉积沟槽内的硅沉积层，按照所述去除深度数值进行划分，得到硅沉积层应去除部分；
去除所述硅沉积层应去除部分，得到所述原始待氧化沉积沟槽。
5.如权利要求4所述的SGT Mosfet中IPO厚度的可控方法，其特征在于，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层，包括：
获取目标IPO厚度值，利用所述植氮设备，根据所述目标IPO厚度值，制备目标浓度及能量的氮原子；
利用所述植氮设备，将所述目标浓度及能量的氮原子，植入所述源极多晶硅的上表面，得到所述目标待氧化多晶硅层。
6.如权利要求5所述的SGT Mosfet中IPO厚度的可控方法，其特征在于，所述利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子之前，所述方法还包括：
设置浓度及能量递增的氮原子梯度集，在所述氮原子梯度集中依次提取不同浓度及能量的氮原子梯度值；
利用预构建的原始植氮设备，按照所述氮原子梯度值，制备相应浓度及能量的氮原子，得到待测梯度氮原子；
利用所述原始植氮设备，将所述待测梯度氮原子，植入预构建的多晶硅表面及硅沉积体表面，分别得到测试待氧化多晶硅层及测试待氧化硅沉积层；
氧化所述测试待氧化多晶硅层及测试待氧化硅沉积层，分别得到测试多晶硅氧化层及测试硅沉积氧化层；
测定所述测试多晶硅氧化层及测试硅沉积氧化层的厚度值，得到测试多晶硅氧化厚度值及测试硅沉积氧化厚度值；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试多晶硅氧化厚度值，构建氮原子梯度-IPO厚度调控表；
根据所述氮原子梯度集中，每一个氮原子梯度值及对应的测试硅沉积氧化厚度值，构建氮原子梯度-沉积层氧化厚度调控表；
将所述氮原子梯度-IPO厚度调控表及氮原子梯度-沉积层氧化厚度调控表，录入所述原始植氮设备，得到所述植氮设备。
7.如权利要求1所述的SGT Mosfet中IPO厚度的可控方法，其特征在于，所述在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控，包括：
根据所述目标厚度IPO氧化层的氧化厚度及所述硅沟槽衬底的沟槽深度，确定所述栅极多晶硅的深度，得到栅极多晶硅深度值；
按照所述栅极多晶硅深度值，将所述栅极多晶硅在所述目标厚度IPO氧化层的上方进行沉积，得到含有目标IPO厚度的SGT Mosfet。
8.一种SGT Mosfet中IPO厚度的可控装置，其特征在于，所述装置包括：
初始沉积沟槽获取模块，用于获取硅沟槽衬底，将预构建的非掺杂氧化硅及源极多晶硅，在所述硅沟槽衬底的沟槽内进行沉积，得到初始沉积沟槽；
原始待氧化沉积沟槽获取模块，用于按照预定的深度去除标准，将所述初始沉积沟槽中的部分非掺杂氧化硅进行去除，得到原始待氧化沉积沟槽；
氧化层厚度调控模块，用于利用预构建的植氮设备，在所述原始待氧化沉积沟槽内的源极多晶硅的表面，植入预定浓度及能量的氮原子，得到目标待氧化多晶硅层；氧化所述目标待氧化多晶硅层及所述原始待氧化沉积沟槽的内壁，分别得到目标厚度IPO氧化层及目标厚度栅极氧化层；
栅极多晶硅沉积模块，用于在所述目标厚度IPO氧化层及所述目标厚度栅极氧化层的表面，沉积预构建的栅极多晶硅，完成IPO厚度的调控。
9.一种电子设备，其特征在于，所述电子设备包括：
至少一个处理器；
以及，与所述至少一个处理器通信连接的存储器；
其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求1至7中任意一项所述的SGT Mosfet中IPO厚度的可控方法。
10.一种计算机可读存储介质，存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7中任意一项所述的SGT Mosfet中IPO厚度的可控方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210154554.1A CN114242578B (zh) | 2022-02-21 | 2022-02-21 | SGT Mosfet中IPO厚度的可控方法、装置及介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210154554.1A CN114242578B (zh) | 2022-02-21 | 2022-02-21 | SGT Mosfet中IPO厚度的可控方法、装置及介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114242578A true CN114242578A (zh) | 2022-03-25 |
| CN114242578B CN114242578B (zh) | 2022-06-17 |
Family
ID=80747604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210154554.1A Active CN114242578B (zh) | 2022-02-21 | 2022-02-21 | SGT Mosfet中IPO厚度的可控方法、装置及介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114242578B (zh) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101005094A (zh) * | 2006-12-21 | 2007-07-25 | 上海集成电路研发中心有限公司 | 一种新型金属氧化物硅场效应晶体管栅极结构及其制备工艺 |
| CN101238581A (zh) * | 2005-08-09 | 2008-08-06 | 飞兆半导体公司 | 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法 |
| CN101271840A (zh) * | 2007-03-22 | 2008-09-24 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化层的制作方法及半导体器件的制作方法 |
| CN101615632A (zh) * | 2008-06-26 | 2009-12-30 | 飞兆半导体公司 | 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法 |
| CN103871955A (zh) * | 2014-03-31 | 2014-06-18 | 上海华力微电子有限公司 | 一种栅介质等效氧化层厚度控制方法 |
| CN105789043A (zh) * | 2014-12-25 | 2016-07-20 | 中航（重庆）微电子有限公司 | 沟槽型半导体器件及其制作方法 |
| CN105810755A (zh) * | 2016-03-16 | 2016-07-27 | 杭州立昂微电子股份有限公司 | 一种沟槽栅结构半导体整流器及其制造方法 |
| CN110029320A (zh) * | 2019-05-14 | 2019-07-19 | 天津师范大学 | 磁控溅射法制备二硼化钛/二氧化锆梯度纳米结构薄膜及其应用 |
| JP2020033643A (ja) * | 2018-08-29 | 2020-03-05 | バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー | ケイ素及び窒素を含有する膜を製造する方法 |
| CN112838000A (zh) * | 2021-01-07 | 2021-05-25 | 深圳市谷峰电子有限公司 | 一种制造上下结构sgt的工艺方法 |
| CN114005744A (zh) * | 2020-07-28 | 2022-02-01 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
-
2022
- 2022-02-21 CN CN202210154554.1A patent/CN114242578B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101238581A (zh) * | 2005-08-09 | 2008-08-06 | 飞兆半导体公司 | 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法 |
| CN101005094A (zh) * | 2006-12-21 | 2007-07-25 | 上海集成电路研发中心有限公司 | 一种新型金属氧化物硅场效应晶体管栅极结构及其制备工艺 |
| CN101271840A (zh) * | 2007-03-22 | 2008-09-24 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化层的制作方法及半导体器件的制作方法 |
| CN101615632A (zh) * | 2008-06-26 | 2009-12-30 | 飞兆半导体公司 | 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法 |
| CN103871955A (zh) * | 2014-03-31 | 2014-06-18 | 上海华力微电子有限公司 | 一种栅介质等效氧化层厚度控制方法 |
| CN105789043A (zh) * | 2014-12-25 | 2016-07-20 | 中航（重庆）微电子有限公司 | 沟槽型半导体器件及其制作方法 |
| CN105810755A (zh) * | 2016-03-16 | 2016-07-27 | 杭州立昂微电子股份有限公司 | 一种沟槽栅结构半导体整流器及其制造方法 |
| JP2020033643A (ja) * | 2018-08-29 | 2020-03-05 | バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー | ケイ素及び窒素を含有する膜を製造する方法 |
| CN110029320A (zh) * | 2019-05-14 | 2019-07-19 | 天津师范大学 | 磁控溅射法制备二硼化钛/二氧化锆梯度纳米结构薄膜及其应用 |
| CN114005744A (zh) * | 2020-07-28 | 2022-02-01 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
| CN112838000A (zh) * | 2021-01-07 | 2021-05-25 | 深圳市谷峰电子有限公司 | 一种制造上下结构sgt的工艺方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114242578B (zh) | 2022-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2023514984A (ja) | 半導体の設計と製造のための材料からシステムまで統合されたシミュレーション及び検証 | |
| US12068305B2 (en) | Multiple fin height integrated circuit | |
| CN103577624A (zh) | 优化可制造性设计（dfm）的方法 | |
| US20170046470A1 (en) | Process design kit for efficient and accurate mismatch simulation of analog circuits | |
| CN112486957A (zh) | 数据库迁移检测方法、装置、设备及存储介质 | |
| JP2024518963A (ja) | チップレイアウトからチップモデルを確立する方法、装置及び記憶媒体 | |
| Neogi et al. | Structure and spectroscopic aspects of water‐halide ion clusters: A study based on a conjunction of stochastic and quantum chemical methods | |
| US7269807B2 (en) | Area ratio/occupancy ratio verification method and pattern generation method | |
| CN114242578B (zh) | SGT Mosfet中IPO厚度的可控方法、装置及介质 | |
| TW201017450A (en) | Spacer fill structure, method and design structure for reducing device variation | |
| Veendrick | Bits on chips | |
| CN110163659A (zh) | 数据估算方法、装置、设备及存储介质 | |
| US20110194751A1 (en) | Pattern verification method, pattern generating method, device fabrication method, pattern verification program, and pattern verification system | |
| JP2010161259A (ja) | プロセスシミュレーションプログラム、プロセスシミュレーション方法、プロセスシミュレータ | |
| CN113471093B (zh) | 一种用于半导体器件的薄膜形貌预测方法及装置 | |
| Cai et al. | A novel and unified full-chip CMP model aware dummy fill insertion framework with SQP-based optimization method | |
| CN102683169B (zh) | 半导体失配的减少 | |
| US12575426B2 (en) | Wafer-scale chip structure and method and system for designing the structure | |
| CN115881574A (zh) | 提升碳化硅mos管制备效果的方法、系统、设备及介质 | |
| CN113363619B (zh) | 一种基于氟化液的车用锂电池冷却方法及装置 | |
| CN114114857B (zh) | 平面VDMOS中overlay偏差效应的解决方法、装置及介质 | |
| CN115631848A (zh) | 诊断评估方法、装置、电子设备及计算机可读存储介质 | |
| CN114093768A (zh) | Trench VDMOS中Gate的保护方法、装置、电子设备及介质 | |
| CN119854282B (zh) | 版图文件的传输方法 | |
| US20260100954A1 (en) | Dynamic reauthorization thresholds for cloud resource allocation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Controllable Method, Device, and Medium for IPO Thickness in SGT Mosfet Effective date of registration: 20230726 Granted publication date: 20220617 Pledgee: Postal Savings Bank of China Limited Weihai Branch Pledgor: WEIHAI SICICS MICROELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2023980049878 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20220617 Pledgee: Postal Savings Bank of China Limited Weihai Branch Pledgor: WEIHAI SICICS MICROELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2023980049878 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Controllable method, device, and medium for IPO thickness in SGT Mosfet Granted publication date: 20220617 Pledgee: Postal Savings Bank of China Limited Weihai Branch Pledgor: WEIHAI SICICS MICROELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2024980004032 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20220617 Pledgee: Postal Savings Bank of China Limited Weihai Branch Pledgor: WEIHAI SICICS MICROELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2024980004032 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Controllable method, device, and medium for IPO thickness in SGT Mosfet Granted publication date: 20220617 Pledgee: Weihai Bank Co.,Ltd. Zhudao Branch Pledgor: WEIHAI SICICS MICROELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2025980008828 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |