CN114709256A - 一种半导体器件和半导体器件的制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件和半导体器件的制备方法，涉及半导体器件技术领域，该半导体器件包括衬底、成核层、第一缓冲层、第二缓冲层、器件层、源极、漏极、栅极以及背金层，源极与第二缓冲层接触，第二缓冲层为n型掺杂层，并具备导电特性，背孔贯通至成核层并与第二缓冲层相对应，背金层通过第二缓冲层与源极电学连接。避免了对缓冲层的刻蚀，提供了一种新型的背孔工艺和结构，其在进行背孔工艺时无需刻蚀缓冲层，从而无需考虑势垒层被完全刻蚀而导致欧姆接触失效及源极金属被刻蚀的问题，且无需降低刻蚀速度，降低成本的同时提升了产能，同时第二缓冲层采用n型掺杂，使得源极的接触电阻较小，能够实现源极和背金层之间良好的电学连接。

Description

一种半导体器件和半导体器件的制备方法
技术领域
本发明涉及半导体器件技术领域，具体而言，涉及一种半导体器件和半导体器件的制备方法。
背景技术
氮化镓具有宽禁带半导体材料的高击穿电场，高电子饱和漂移速度，同时因为AlGaN/GaN非常强的自发以及压电极化效应可在异质界面形成很深的三角量子阱，并感应出高达1013cm-2量级的2维电子气(2DEG)，使其在高功率射频电子器件里与GaAs，InP等其他化合物半导体相比具有很大的优势。
对于以氮化镓为首的射频功率器件来说，当使用频率升高之后，源极电感成为决定器件增益，电位平衡的相关参数。通过降低源极电感来改善增益和电位平衡，近年来在使用通过背孔金属来实现源极金属接地结构的基础上，SiC衬底也越来越薄，现在已经下降到50um左右。
经发明人调研发现，现有技术中，源极金属通过背孔连接来实现接地，而背孔工艺需要先刻蚀掉从SiC衬底到AlGaN势垒层来形成源极背孔，然后通过电镀金属来实现背孔金属和源极金属的连接。然而，为了实现源极欧姆工艺需要把GaN缓冲层完全刻蚀，同时却不能把AlGaN层完全刻蚀掉。而GaN和AlGaN层的选择刻蚀比非常低，经常容易出现AlGaN层完全刻蚀掉之后无法实现正常的源极欧姆接触的情况，并导致源极金属被刻蚀。为了解决这一问题，现有技术中只能大幅降低GaN缓冲层的蚀刻速度，以精确控制刻蚀GaN缓冲层的时间来避免刻蚀到AlGaN势垒层。然而，刻蚀速度的降低不仅意味着成本升高，还可能导致产能下降，影响制备进程。
发明内容
本发明的目的包括，例如，提供了一种半导体器件和半导体器件的制备方法，其在进行背孔工艺时无需刻蚀缓冲层，从而无需考虑势垒层被完全刻蚀而导致欧姆接触失效及源极金属被刻蚀的问题，且无需降低刻蚀速度，降低成本的同时提升了产能，同时源极的接触电阻较小，能够实现良好的电学连接。
本发明的实施例可以这样实现：
第一方面，本发明提供一种半导体器件，包括：
衬底；
设置在所述衬底一侧的成核层；
设置在所述成核层上的第一缓冲层；
嵌设于所述第一缓冲层，并与所述成核层接触的第二缓冲层；
至少设置在所述第一缓冲层上的器件层；
设置在所述器件层上的源极、漏极和栅极；
以及，设置在所述衬底另一侧的背金层；
其中，所述源极与所述第二缓冲层接触，所述第二缓冲层为n型掺杂层，并具备导电特性，所述衬底的另一侧设置有背孔，所述背孔贯穿至所述成核层，并与所述第二缓冲层相对应，所述背金层延伸至所述背孔内，并与所述第二缓冲层电学连接，以使所述背金层通过所述第二缓冲层与所述源极电学连接。
在可选的实施方式中，所述第二缓冲层的极化方向与所述第一缓冲层的极化方向相反，且所述第二缓冲层的氮极性面与所述源极接触。
在可选的实施方式中，所述成核层位于所述第二缓冲层与所述衬底之间的部分的厚度小于或等于所述成核层位于第一缓冲层与所述衬底之间的部分的厚度。
在可选的实施方式中，所述器件层部分覆盖所述第二缓冲层，以使所述第二缓冲层与所述器件层接触。
在可选的实施方式中，所述器件层覆盖在所述第二缓冲层上的部分的宽度小于或等于5微米。
在可选的实施方式中，所述源极部分覆盖所述第一缓冲层，以使所述源极与所述第一缓冲层接触。
在可选的实施方式中，所述源极覆盖在所述第一缓冲层上的部分的宽度小于或等于10微米。
在可选的实施方式中，所述第一缓冲层和所述第二缓冲层之间还设置有绝缘膜，其中所述绝缘膜延伸至所述源极。
第二方面，本发明提供一种半导体器件的制备方法，用于制备如前述实施方式所述的半导体器件，包括：
在衬底的一侧生长成核层；
在所述成核层上生长第一缓冲层；
刻蚀所述第一缓冲层的部分区域，并露出所述成核层；
在露出的所述成核层上生长第二缓冲层，以使所述第二缓冲层嵌设于所述第一缓冲层；
在所述第一缓冲层和所述第二缓冲层上生长器件层；
在所述器件层上制备源极、漏极和栅极；
在所述衬底的另一侧刻蚀形成背孔，并形成背金层；
其中，所述源极与所述第二缓冲层接触，所述第二缓冲层为n型掺杂层，并具备导电特性，所述背孔贯穿至所述成核层，并与所述第二缓冲层相对应，所述背金层延伸至所述背孔内，并与所述第二缓冲层电学连接，以使所述背金层通过所述第二缓冲层与所述源极电学连接。
在可选的实施方式中，刻蚀所述第一缓冲层的部分区域的步骤之后，所述制备方法还包括：
部分刻蚀所述成核层。
本发明实施例的有益效果包括，例如：
本发明实施例提供的半导体器件及其制备方法，在衬底上设置成核层和第一缓冲层后，在第一缓冲层上通过刻蚀开槽再生长的方式形成嵌设于第一缓冲层的第二缓冲层，第二缓冲层能够直接与成核层接触，然后在第一缓冲层和第二缓冲层上设置器件层，在器件层上形成源极、漏极和栅极，完成正面工艺，最后在衬底的背面完成背孔制作和形成背金层。其中，源极与第二缓冲层接触，第二缓冲层为n型掺杂层，并具备导电特性，背孔贯通至成核层并与第二缓冲层相对应，背金层延伸至背孔内，并与第二缓冲层电学连接，从而使得背金层通过第二缓冲层与源极电学连接。在实际制作时，形成背孔只需要延伸至成核层，成核层可以作为刻蚀阻挡层，避免了对缓冲层的刻蚀，提供了一种新型的背孔工艺和结构，避免了现有技术中对缓冲层的刻蚀带来的一系列问题。相较于现有技术，本发明提供的半导体器件及其制备方法，其在进行背孔工艺时无需刻蚀缓冲层，从而无需考虑势垒层被完全刻蚀而导致欧姆接触失效及源极金属被刻蚀的问题，且无需降低刻蚀速度，降低成本的同时提升了产能，同时第二缓冲层采用n型掺杂，使得源极的接触电阻较小，能够实现源极和背金层之间良好的电学连接。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的半导体器件的结构示意图；
图2至图7为本发明第一实施例提供的半导体器件的制备方法的工艺流程图；
图8为本发明第二实施例提供的半导体器件的结构示意图；
图9为本发明第二实施例提供的半导体器件的制备方法的工艺流程图；
图10为本发明第三实施例提供的半导体器件的结构示意图；
图11为本发明第四实施例提供的半导体器件的结构示意图；
图12为本发明第五实施例提供的半导体器件的结构示意图。
图标：100-半导体器件；110-衬底；120-成核层；121-绝缘膜；130-第一缓冲层；140-第二缓冲层；150-器件层；151-势垒层；152-帽层；153-钝化层；160-源极；170-漏极；180-栅极；190-背金层；191-背孔。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，现有技术中对于背孔工艺，为了实现源极金属和背面接地金属层相连，需要刻蚀掉SiC衬底层、AlN成核层、GaN缓冲层和部分AlGaN势垒层。具体地，现有的背孔工艺，通常是先刻蚀SiC衬底，SiC衬底刻蚀完成后，以相同的掩膜，再刻蚀从AlN成核层到源极金属下面的AlGaN势垒层。之后用蒸镀工艺等方式来形成背孔金属。
这种工艺过程中容易出现如下问题：
1、正常为了实现源极欧姆工艺要把GaN缓冲层完全刻蚀，同时却不能把AlGaN层完全刻蚀掉（以避免蚀刻源极金属）。而GaN和AlGaN层的选择刻蚀比非常低，经常容易出现AlGaN层完全刻蚀掉之后无法实现正常的源极欧姆接触。
2、为了降低缓冲层部分的漏电，GaN缓冲层的厚度越来越薄。当GaN缓冲层厚度减少之后，为了尽可能的不发生问题1里的现象，只能大幅度的降低GaN缓冲层的刻蚀速度更精确的控制刻蚀GaN缓冲层的时间来避免刻蚀到GaN缓冲层上面的AlGaN层。而GaN缓冲层的刻蚀速度的降低意味着不仅成本升高，而且产能下降。
为了解决上述问题，本发明提供了一种新型的半导体器件及其制备方法，从而能够替代原有的背孔工艺，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参见图1，本实施例提供了一种半导体器件100，在进行背孔工艺时无需刻蚀GaN缓冲层，从而无需考虑AlGaN层被完全刻蚀而导致欧姆接触失效及源极金属被刻蚀的问题，且无需降低刻蚀速度，降低成本的同时提升了产能，同时背孔金属与源极金属的接触电阻较小，能够实现源极160和背金层190之间良好的电学连接。
本实施例提供的半导体器件100，包括衬底110、成核层120、第一缓冲层130、第二缓冲层140、器件层150、源极160、漏极170、栅极180以及背金层190，成核层120设置在衬底110一侧，即成核层120位于衬底110的正面，第一缓冲层130设置在成核层120上，第二缓冲层140嵌设于第一缓冲层130，并与成核层120相接触，器件层150至少设置在第一缓冲层130上，源极160、漏极170和栅极180设置在器件层150上，背金层190设置在衬底110的另一侧，即背金层190位于衬底110的背面。其中，源极160与第二缓冲层140接触，第二缓冲层140为n型掺杂层，并具备导电特性，衬底110的另一侧设置有背孔191，背孔191贯穿至成核层120，并与第二缓冲层140相对应，背金层190延伸至背孔191内，并与第二缓冲层140电学连接，以使背金层190通过第二缓冲层140与源极160电学连接。
需要说明的是，此处背金层190延伸至背孔191内，指的是背金层190覆盖在衬底110的背面、背孔191的侧壁和顶壁上。同时，背孔191贯穿至成核层120，指的是在刻蚀形成背孔191时，需要完全刻蚀衬底110，并继续刻蚀部分成核层120，使得背孔191的顶壁与第二缓冲层140之间的距离更近，更加有利于背金层190与第二缓冲层140之间的电学连接。在实际刻蚀衬底110形成背孔191时，成核层120可以作为刻蚀阻挡层，保证了不会刻蚀到第二缓冲层140，进而避免了现有技术中刻蚀缓冲层带来的一系列问题。
在本实施例中，第一缓冲层130和第二缓冲层140厚度相同，具体地，可以在外延生长第一缓冲层130后，对第一缓冲层130局部刻蚀开槽后在槽口内形成第二缓冲层140，从而使得第二缓冲层140嵌设于第一缓冲层130，并形成了平整的缓冲层结构，方便后续器件层150和金属电极的制作。此处，第二缓冲层140可以嵌设于第一缓冲层130的边缘位置，第二缓冲层140的边缘界面与第一缓冲层130相接合。
还需要说明的是，此处第二缓冲层140为n型掺杂层，并具备导电特性，背孔191贯通至成核层120并与第二缓冲层140相对应，背金层190延伸至背孔191内，并与第二缓冲层140电学连接，从而使得背金层190通过第二缓冲层140与源极160电学连接。在实际制作时，形成背孔191只需要延伸至成核层120，成核层120可以作为刻蚀阻挡层，避免了对缓冲层的刻蚀，提供了一种新型的背孔工艺和结构，避免了现有技术中对缓冲层的刻蚀带来的一系列问题。并且由于采用了n型掺杂，使得第二缓冲层140电阻减小，从而使得源极160的接触电阻较小，能够实现源极160和背金层190之间良好的电学连接。本实施例对于第二缓冲层140的具体掺杂工艺在此不做限定，可以在第二缓冲层140生长过程中完成掺杂，也可以在第二缓冲层140生长完成后再进行掺杂。此处采用了第一缓冲层130和第二缓冲层140先后分别制备，从而对于掺杂区域能够更好地把控，保证了特定区域的掺杂。而此处第二缓冲层140的尺寸可以与后续制备的源极160尺寸相适配，进一步保证了源极160通过第二缓冲层140与背金层190之间实现电连接。
在本实施例中，衬底110可以是SiC衬底，当然，在其他较佳的实施例中，衬底110还可以是硅(Si)、蓝宝石(Saphhire)、氮化镓(GaN)等可以在衬底上生长出GaN缓冲层的所有衬底材料，其中衬底110用于异质外延生长。衬底110的沉积方法可以包括CVD（ChemicalVapor Deposition，化学气相沉积）、VPE（Vapour Phase Epitaxy，气相外延）、MOCVD（Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积）、LPCVD（Low Pressure Chemical Vapor Deposition，低压力化学气相沉积）、PECVD（PlasmaEnhanced Chemical Vapor Deposition，等离子体增强化学气相沉积）、PLD（Pulsed LaserDeposition，脉冲激光沉积）、原子层外延、MBE（Molecular Beam Epitaxy，分子束外延）、溅射、蒸发等。当然，此处对于衬底110的沉积方法并不作具体限定。
在本实施例中，成核层120可以是AlN，第一缓冲层130和第二缓冲层140均可以是GaN，成核层120、第一缓冲层130和第二缓冲层140均采用常规的外延生长方法制备，如CVD（Chemical Vapor Deposition，化学气相沉积）、VPE（Vapour Phase Epitaxy，气相外延）、MOCVD（Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积）、LPCVD（Low Pressure Chemical Vapor Deposition，低压力化学气相沉积）、PECVD（PlasmaEnhanced Chemical Vapor Deposition，等离子体增强化学气相沉积）、PLD（Pulsed LaserDeposition，脉冲激光沉积）、原子层外延、MBE（Molecular Beam Epitaxy，分子束外延）等，当然，此处对于成核层120和缓冲层的具体生长方式不作限定。
需要说明的是，本实施例中第一缓冲层130和第二缓冲层140先后分别制成，且边界清晰，减缓了漏电现象。
在本实施例中，第二缓冲层140中的离子掺杂浓度大于或等于1e18/cm3。具体地，第二缓冲层140采用重掺杂，能够进一步保证其导电能力，从而进一步降低了源极160的接触电阻。
在本实施例中，第二缓冲层140中重掺杂有Si离子或Ge离子等可以成为n型施主的离子。具体地，此处第二缓冲层140可以掺杂Si离子，从而使得第二缓冲层140形成了n型掺杂，并具备导电能力。当然，此处也可以掺杂其他能够使得第二缓冲层140形成n型GaN的离子，在此不作限定。
在本实施例中，第二缓冲层140的极化方向与第一缓冲层130的极化方向相反，且源极160与第二缓冲层140的氮极性面接触。具体地，第一缓冲层130氮极性面朝下，镓极性面朝上，而第二缓冲层140氮极性面朝上，镓极性面朝下，由于第二缓冲层140的镓极性面朝下，使得在第二缓冲层140和成核层120的界面处形成二维电子气和欧姆接触，并结合背金层190与成核层120之间的原子扩散，能够实现第二缓冲层140与背金层190之间的电学连接，而第二缓冲层140上方的氮极性面可以直接和金属形成欧姆接触。故此处不需要完全刻蚀成核层120，在刻蚀形成背孔191时，成核层120即可以作为刻蚀阻挡层。
需要说明的是，本实施例中第二缓冲层140的极化方向，可以在生长过程中得以控制，并实现与第一缓冲层130的极化方向相反。并且，通过将第二缓冲层140的镓极性面朝下，使得第二缓冲层140与成核层120的界面处能够形成二维电子气，进一步降低了接触电阻，提升了导电能力，使得背金层190与第二缓冲层140之间能够保持良好的电学连接。
在本实施例中，器件层150至少包括势垒层151，还可以包括帽层152，势垒层151设置在第一缓冲层130上，帽层152设置在势垒层151上，栅极180设置在帽层152上，帽层152设置在势垒层151上。具体地，源极160向下贯穿势垒层151和帽层152并与第二缓冲层140直接接触，从而实现了第二缓冲层140与源极160之间的电学连接。在形成金属电极时，首先依次完成势垒层151和帽层152的生长，再对第二缓冲层140对应区域进行刻蚀，并露出第二缓冲层140，然后形成源极160、漏极170和栅极180。
在本实施例中，帽层152上还设置有钝化层153，栅极180嵌设于钝化层153并与帽层152相接触，漏极170设置在势垒层151上。
值得注意的是，本实施例中势垒层151可以是AlGaN层，帽层152可以是GaN层，同时钝化层153可以是SiN膜。此处势垒层151、帽层152和钝化层153均可以采用常规的外延方法制备，如CVD（Chemical Vapor Deposition，化学气相沉积）、VPE（Vapour Phase Epitaxy，气相外延）、MOCVD（Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积）、LPCVD（Low Pressure Chemical Vapor Deposition，低压力化学气相沉积）、PECVD（Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积）、PLD（Pulsed Laser Deposition，脉冲激光沉积）、原子层外延、MBE（Molecular Beam Epitaxy，分子束外延）等。
本实施例还提供了一种半导体器件100的制备方法，用于制备前述的半导体器件100，该制备方法包括以下步骤：
S1：在衬底110的一侧生长成核层120。
具体地，结合参见图2，提供一衬底110，该衬底110可以是SiC，在衬底110的表面进行外延生长，形成AlN成核层120。
S2：在成核层120上生长第一缓冲层130。
具体地，结合参见图3，在形成AlN成核层120后，可以继续在成核层120的表面外延生长一层GaN层，形成第一缓冲层130，并在生长过程中对第一缓冲层130的极性方向进行控制，使得第一缓冲层130的镓极性面朝上。
S3：刻蚀第一缓冲层130的部分区域，并露出成核层120。
具体地，结合参见图4，通过掩膜对于后续需要制备源极160的区域进行刻蚀，形成刻蚀开槽，从而露出成核层120，并进行清洗。
S4：在成核层120上生长第二缓冲层140，以使第二缓冲层140嵌设于第一缓冲层130。
具体地，结合参见图5，在步骤S3形成的外延结构表面继续进行外延生长，在成核层120和第一缓冲层130的表面生成GaN层，其中，该GaN层可以重掺杂n型施主离子，掺杂浓度可以在1e18/cm3以上，例如可以重掺杂Si离子或Ge离子。然后再刻蚀掉第一缓冲层130上的GaN层，仅仅保留刻蚀开槽中成核层120表面的GaN层，从而形成n型掺杂的第二缓冲层140。并且，在生长过程中对第二缓冲层140的极性方向进行控制，使得第二缓冲层140的氮极性面朝上，与第一缓冲层130的极化方向相反。
经过步骤S4后可以形成嵌设于第一缓冲层130的第二缓冲层140，第二缓冲层140掺杂有Si离子，并形成了n型掺杂GaN，所以后续形成源极160时源极金属可以直接和氮极性面的第二缓冲层140相连来形成欧姆接触。
S5：在第一缓冲层130和第二缓冲层140上生长器件层150。
具体地，结合参见图6，第一缓冲层130和第二缓冲层140的厚度相当，从而形成了平整的缓冲层结构，在第一缓冲层130和第二缓冲层140上继续外延生长，并依次生长AlGaN势垒层151和GaN帽层152。此处还可以在GaN帽层152上继续生长钝化层153。当然，在本发明其他较佳的实施例中，第一缓冲层130和第二缓冲层140的厚度也可以不相同，例如第一缓冲层130的厚度相较于第二缓冲层140的厚度较大或较小，从而使得第一缓冲层130和第二缓冲层140的上表面处于高低不平齐的状态。
S6：在器件层150上制备源极160、漏极170和栅极180。
具体地，结合参见图7，可以在形成AlGaN势垒层151和GaN帽层152后完成正面电极金属的制备。可以首先将用于制备源极160区域的势垒层151和帽层152刻蚀掉，露出第二缓冲层140，即刻蚀掉将要和源极160形成欧姆接触的第二缓冲层140上方的AlGaN势垒层151和GaN帽层152，再完成晶体管栅极180、源极160和漏极170工艺。当然，此处在形成金属电极前还可以完成钝化层153的制备，其具体可以参考现有工艺。
S7：在衬底110的另一侧刻蚀形成背孔191，并形成背金层190。
具体地，请继续参见图1，在完成金属电极的制备后，可以在衬底110的背面完成背面工艺。首先可以在衬底110的背面刻蚀形成背孔191，该背孔191位置与源极160对应，此时成核层120可以作为刻蚀阻挡层，即不会刻蚀至第二缓冲层140，然后利用蒸发或电镀形成背金层190，从而使得背金层190与第二缓冲层140实现电学连接。
在本实施例中，源极160与第二缓冲层140接触，第二缓冲层140为n型掺杂层，并具备导电特性，背孔191贯穿至成核层120，并与第二缓冲层140相对应，背金层190延伸至背孔191内，并与第二缓冲层140电学连接，以使背金层190通过第二缓冲层140与源极160电学连接。
综上所述，本实施例提供了一种半导体器件100及其制备方法，在衬底110上设置成核层120和第一缓冲层130后，在第一缓冲层130上通过刻蚀开槽再生长的方式形成嵌设于第一缓冲层130的第二缓冲层140，第二缓冲层140能够直接与成核层120接触，然后在第一缓冲层130和第二缓冲层140上设置器件层150，在器件层150上形成源极160、漏极170和栅极180，完成正面工艺，最后在衬底110的背面完成背孔191制作和形成背金层190。其中，源极160与第二缓冲层140接触，第二缓冲层140为n型掺杂层，并具备导电特性，背孔191贯通至成核层120并与第二缓冲层140相对应，背金层190延伸至背孔191内，并与第二缓冲层140电学连接，从而使得背金层190通过第二缓冲层140与源极160电学连接。在实际制作时，形成背孔191只需要延伸至成核层120，成核层120可以作为刻蚀阻挡层，避免了对缓冲层的刻蚀，提供了一种新型的背孔工艺和结构，避免了现有技术中对缓冲层的刻蚀带来的一系列问题。本实施例在进行背孔工艺时无需刻蚀缓冲层，从而无需考虑势垒层151被完全刻蚀而导致欧姆接触失效及源极金属被刻蚀的问题，且无需降低刻蚀速度，降低成本的同时提升了产能，同时第二缓冲层140采用n型掺杂，使得源极160的接触电阻较小，能够实现源极160和背金层190之间良好的电学连接。
第二实施例
参见图8，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，成核层120位于第二缓冲层140与衬底110之间的部分的厚度小于或等于成核层120位于第一缓冲层130与衬底110之间的部分的厚度。优选地，本实施中第二缓冲层140对应区域的部分成核层120的厚度小于第一缓冲层130对应区域的部分成核层120的厚度。
在本实施例中，成核层120与衬底110的界面保持平整，且成核层120与第一缓冲层130的界面高于成核层120与第二缓冲层140的界面。由于第二缓冲层140在实际生长时镓面朝下，使得第二缓冲层140与下方成核层120的界面处产生有二维电子气，通过在第一缓冲层130和第二缓冲层140区域采用不同厚度的成核层120，并且第二缓冲层140区域的成核层120更薄，能够使得第二缓冲层140与下方成核层120处产生的二维电子气与第一缓冲层130下方的成核层120相连，并且此时第一缓冲层130对应的成核层120可以相对更厚，从而降低了第一缓冲层130部分的漏电现象。同时，第二缓冲层140对应的成核层120相对更薄，使得第二缓冲层140与下方的背金层190之间的距离更近，电学连接效果更可靠。
需要说明的是，本实施例中第二缓冲层140的厚度较小，例如可以小于1.5微米，当第二缓冲层140的厚度小于1.5微米时，由于不容易采用掺杂Fe来降低漏电的结构，故本实施例中所采用的方案能够更容易降低漏电。而在本发明其他较佳的实施例中，第二缓冲层140的厚度也可以大于1.5微米，从而能够实现Fe掺杂，此时即便不采用更薄的成核层120，也能够实现降低第一缓冲层130漏电的技术效果。
本实施例还提供了一种半导体器件100的制备方法，其基本步骤和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
结合参见图9，在本实施例中，在执行步骤S3之后，还需要执行以下步骤:部分刻蚀成核层120。具体地，在刻蚀第一缓冲层130的部分区域后，以同样的掩膜继续向下部分刻蚀成核层120，将暴露出的成核层120刻蚀的更薄，且不会完全刻蚀掉成核层120。例如，将成核层120厚度的一半刻蚀掉，然后继续执行步骤S4-步骤7。
本实施例提供的半导体器件100及其制备方法，其中第二缓冲层140对应的成核层120更薄，第一缓冲层130对应的成核层120更厚，一方面可以降低漏电现象，另一方面也使得第二缓冲层140与背金层190之间的电学连接更加可靠。
第三实施例
参见图10，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，源极160和漏极170分布在栅极180的两侧，在同一半导体器件100上可以设置多个金属电极，本实施例中以单个源极160和单个漏极170的区域为例进行说明，在本实施例中，源极160和漏极170分布在器件层150的两端。且器件层150部分覆盖第二缓冲层140，以使第二缓冲层140与器件层150接触，且源极160与第一缓冲层130相间隔。具体地，源极160的宽度小于第二缓冲层140的宽度，使得源极160的在衬底110上的正投影完全落入第二缓冲层140在衬底110上的正投影的范围之内，并与第一缓冲层130之间存在间隔，使得第一缓冲层130中的二维电子气能够与第二缓冲层140直接电连接。
在本实施例中，器件层150覆盖在第二缓冲层140上的部分的宽度L通常应小于或等于5微米。优选地，此处器件层150覆盖在第二缓冲层140上的部分的宽度L为1微米，具体地，通过限定器件层150的覆盖宽度，能够限定源极160和第二缓冲层140在水平方向上的距离，从而使得二维电子气与第二缓冲层140电学连接，而第二缓冲层140与源极160直接电接触，进而降低了第一缓冲层130的接触电阻。
需要说明的是，本实施例中器件层150的覆盖宽度，指的是在水平方向上器件层150伸出第二缓冲层140的宽度，即覆盖在第二缓冲层140上的部分的宽度。
本实施例提供的半导体器件100，其通过将器件层150做的更宽，使得源极160与第一缓冲层130间隔设置，并且第二缓冲层140具备导电特性，第一缓冲层130中的二维电子气能够通过第二缓冲层140直接与源极160实现电连接，大大降低了源极160与第一缓冲层130之间的接触电阻。
第四实施例
参见图11，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，源极160和漏极170分布在栅极180的两侧，在同一半导体器件100上可以设置多个金属电极，本实施例中以单个源极160和单个漏极170的区域为例进行说明，在本实施例中，源极160和漏极170分布在器件层150的两端。且源极160部分覆盖第一缓冲层130，以使源极160与第一缓冲层130接触，并使得第二缓冲层140与器件层150相间隔。具体地，源极160的宽度大于第二缓冲层140的宽度，使得第一缓冲层130能够部分伸入到源极160的下方，即源极160部分覆盖到第一缓冲层130上。
在本实施例中，源极160覆盖在第一缓冲层130上的部分的宽度K通常应小于或等于10微米。具体地，此处第一缓冲层130伸入到源极160下方的部分的宽度小于或等于10微米，优选为10微米，使得第二缓冲层140与器件层150之间的水平距离为10微米。
本实施例提供的半导体器件100，提供给将第二缓冲层140与器件层150间隔，并且源极160直接覆盖在第一缓冲层130上，而器件层150与第一缓冲层130的界面处形成有二维电子气，本实施例能够避免了二维电子气直接通过第二缓冲层140与源极160接触，从而降低了漏电现象。
第五实施例
参见图12，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例或第四实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第四实施例中相应内容。
在本实施例中，源极160和漏极170分布在栅极180的两侧，在同一半导体器件100上可以设置多个金属电极，本实施例中以单个源极160和单个漏极170的区域为例进行说明，在本实施例中，源极160和漏极170分布在器件层150的两端。且源极160部分覆盖第一缓冲层130，以使源极160与第一缓冲层130接触。并且，第一缓冲层130和第二缓冲层140之间还设置有绝缘膜121，且绝缘膜121延伸至源极160。
具体地，第一缓冲层130和第二缓冲层140之间插入有绝缘膜121，该绝缘膜121采用绝缘材料，例如C、Si、SiN等，通过在第一缓冲层130和第二缓冲层140之间增加绝缘材料，能够减少第二缓冲层140与衬底110之间的漏电现象，同时在绝缘膜121上实现源极金属的连接。其中，绝缘膜的宽度通常应当大于2nm。
需要说明的是，本实施例中绝缘膜121生长在成核层120上，并插入到源极金属内，并且与器件层150相间隔，以保证源极金属能够部分覆盖在第一缓冲层130上。绝缘膜121可以在刻蚀器件层150后露出第二缓冲层140后，利用光刻工艺在第二缓冲层140上开槽，然后对槽口内进行填充绝缘材料，直至与光刻胶相平齐，然后去除光刻胶，即形成了凸起于第二缓冲层140的绝缘膜121，后续形成源极160后即可以保证绝缘膜121部分伸入到源极金属内。
本实施例提供的半导体器件100，通过在第一缓冲层130和第二缓冲层140之间增设绝缘膜121，能够起到电气隔绝的作用，降低第二缓冲层140与衬底110之间的漏电现象。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底；
设置在所述衬底一侧的成核层；
设置在所述成核层上的第一缓冲层；
嵌设于所述第一缓冲层，并与所述成核层接触的第二缓冲层；
至少设置在所述第一缓冲层上的器件层；
设置在所述器件层上的源极、漏极和栅极；
以及，设置在所述衬底另一侧的背金层；
其中，所述源极与所述第二缓冲层接触，所述第二缓冲层为n型掺杂层，并具备导电特性，所述衬底的另一侧设置有背孔，所述背孔贯穿至所述成核层，并与所述第二缓冲层相对应，所述背金层延伸至所述背孔内，并与所述第二缓冲层电学连接，以使所述背金层通过所述第二缓冲层与所述源极电学连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二缓冲层的极化方向与所述第一缓冲层的极化方向相反，且所述第二缓冲层的氮极性面与所述源极接触。
3.根据权利要求1所述的半导体器件，其特征在于，所述成核层位于所述第二缓冲层与所述衬底之间的部分的厚度小于或等于所述成核层位于第一缓冲层与所述衬底之间的部分的厚度。
4.根据权利要求1所述的半导体器件，其特征在于，所述器件层部分覆盖所述第二缓冲层，以使所述第二缓冲层与所述器件层接触。
5.根据权利要求4所述的半导体器件，其特征在于，所述器件层覆盖在所述第二缓冲层上的部分的宽度小于或等于5微米。
6.根据权利要求1所述的半导体器件，其特征在于，所述源极部分覆盖所述第一缓冲层，以使所述源极与所述第一缓冲层接触。
7.根据权利要求6所述的半导体器件，其特征在于，所述源极覆盖在所述第一缓冲层上的部分的宽度小于或等于10微米。
8.根据权利要求1所述的半导体器件，其特征在于，所述第一缓冲层和所述第二缓冲层之间还设置有绝缘膜，其中，所述绝缘膜延伸至所述源极。
9.一种半导体器件的制备方法，用于制备如权利要求1所述的半导体器件，其特征在于，包括：
在衬底的一侧生长成核层；
在所述成核层上生长第一缓冲层；
刻蚀所述第一缓冲层的部分区域，并露出所述成核层；
在露出的所述成核层上生长第二缓冲层，以使所述第二缓冲层嵌设于所述第一缓冲层；
在所述第一缓冲层和所述第二缓冲层上生长器件层；
在所述器件层上制备源极、漏极和栅极；
在所述衬底的另一侧刻蚀形成背孔，并形成背金层；
其中，所述源极与所述第二缓冲层接触，所述第二缓冲层为n型掺杂层，并具备导电特性，所述背孔贯穿至所述成核层，并与所述第二缓冲层相对应，所述背金层延伸至所述背孔内，并与所述第二缓冲层电学连接，以使所述背金层通过所述第二缓冲层与所述源极电学连接。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，刻蚀所述第一缓冲层的部分区域的步骤之后，所述制备方法还包括：
部分刻蚀所述成核层。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335247A (zh) * 2007-06-29 2008-12-31 富士通株式会社 半导体器件及其制造方法
JP2010283048A (ja) * 2009-06-03 2010-12-16 Nec Corp ヘテロ接合電界効果トランジスタ、その製造方法
US20100320505A1 (en) * 2009-06-17 2010-12-23 Fujitsu Limited Semiconductor device and method for manufacturing the same, and amplifier
CN102292812A (zh) * 2009-02-03 2011-12-21 飞思卡尔半导体公司 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法
CN102714219A (zh) * 2009-12-10 2012-10-03 特兰斯夫公司 反侧设计的iii-氮化物器件
US20140253241A1 (en) * 2013-03-08 2014-09-11 Samsung Electronics Co., Ltd. High electron mobility transistor device
CN106531789A (zh) * 2015-09-11 2017-03-22 中国科学院苏州纳米技术与纳米仿生研究所 通过极性控制实现增强型hemt的方法及增强型hemt
CN108649071A (zh) * 2018-05-17 2018-10-12 苏州汉骅半导体有限公司 半导体器件及其制造方法
CN110192283A (zh) * 2017-02-21 2019-08-30 雷声公司 具有无金接触部的氮化物结构及形成这种结构的方法
US20190296112A1 (en) * 2018-03-22 2019-09-26 Rohm Co., Ltd. Nitride semiconductor device
CN113394281A (zh) * 2021-06-01 2021-09-14 上海新微半导体有限公司 基于衬底导电孔的GaN基HEMT器件及其制备方法
CN114447105A (zh) * 2022-04-07 2022-05-06 深圳市时代速信科技有限公司 半导体器件的制备方法和半导体器件

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335247A (zh) * 2007-06-29 2008-12-31 富士通株式会社 半导体器件及其制造方法
CN102292812A (zh) * 2009-02-03 2011-12-21 飞思卡尔半导体公司 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法
JP2010283048A (ja) * 2009-06-03 2010-12-16 Nec Corp ヘテロ接合電界効果トランジスタ、その製造方法
US20100320505A1 (en) * 2009-06-17 2010-12-23 Fujitsu Limited Semiconductor device and method for manufacturing the same, and amplifier
CN102714219A (zh) * 2009-12-10 2012-10-03 特兰斯夫公司 反侧设计的iii-氮化物器件
US20140253241A1 (en) * 2013-03-08 2014-09-11 Samsung Electronics Co., Ltd. High electron mobility transistor device
CN106531789A (zh) * 2015-09-11 2017-03-22 中国科学院苏州纳米技术与纳米仿生研究所 通过极性控制实现增强型hemt的方法及增强型hemt
CN110192283A (zh) * 2017-02-21 2019-08-30 雷声公司 具有无金接触部的氮化物结构及形成这种结构的方法
US20190296112A1 (en) * 2018-03-22 2019-09-26 Rohm Co., Ltd. Nitride semiconductor device
CN108649071A (zh) * 2018-05-17 2018-10-12 苏州汉骅半导体有限公司 半导体器件及其制造方法
CN113394281A (zh) * 2021-06-01 2021-09-14 上海新微半导体有限公司 基于衬底导电孔的GaN基HEMT器件及其制备方法
CN114447105A (zh) * 2022-04-07 2022-05-06 深圳市时代速信科技有限公司 半导体器件的制备方法和半导体器件

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