CN115938457A - 半导体存储装置 - Google Patents

Abstract

本发明提供一种能提高数据输入输出的鲁棒性的半导体存储装置。实施方式的半导体存储装置包含：多个数据锁存电路(XDL)，用于感测放大电路与输入输出电路之间的数据的输入输出；及总线(XBUS)，连接于多个数据锁存电路(XDL)。数据锁存电路(XDL)包含：反相电路(XIV)，暂时保存在感测放大电路与输入输出电路之间输入输出的数据；以及N通道型MOS晶体管(TN31)、(TN32)及P通道型MOS晶体管(TP31)，并联设置于反相电路(XIV)与总线(XBUS)之间。N通道型MOS晶体管(TN31)、(TN32)多重化。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2021-154184号(申请日：2021年9月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

以往的半导体存储装置具备多个数据锁存电路，它们用于感测放大器与输入输出电路之间的数据的输入输出。多个数据锁存电路经由数据配线而相互连接。从感测放大器输出的数据暂时保存于数据锁存电路后，经由数据配线从输入输出电路输出。

发明内容

根据所揭示的实施方式，提供一种能提高数据输入输出的鲁棒性的半导体存储装置。

实施方式的半导体存储装置包含：多个数据锁存电路，用于感测放大电路与输入输出电路之间的数据的输入输出；及数据配线，连接于多个数据锁存电路。数据锁存电路包含：数据保存部，暂时保存在感测放大电路与输入输出电路之间输入输出的数据；及N通道型MOS(Metal Oxide Semiconductor，金氧半导体)晶体管及P通道型MOS晶体管中的至少一者，设置于数据保存部与数据配线之间。N通道型MOS晶体管及P通道型MOS晶体管中的至少一者多重化。

附图说明

图1是表示实施方式的存储系统的概略构成的框图。

图2是表示实施方式的半导体存储装置的概略构成的框图。

图3是表示实施方式的半导体存储装置的构成的电路图。

图4是表示实施方式的感测放大单元的概略构成的框图。

图5是表示实施方式的感测放大器及输入输出电路的概略构成的框图。

图6是表示实施方式的数据锁存电路的构成的电路图。

图7是表示实施方式的半导体存储装置的剖面结构的剖视图。

图8是示意性表示实施方式的半导体存储装置的数据锁存电路周边的平面结构的图。

图9是示意性表示参考例的半导体存储装置的数据锁存电路周边的平面结构的图。

图10是表示实施方式的数据锁存电路的动作例的电路图。

图11是表示实施方式的数据锁存电路的动作例的电路图。

图12是表示实施方式的数据锁存电路的动作例的电路图。

图13是表示实施方式的数据锁存电路的动作例的电路图。

图14是表示实施方式的数据锁存电路的动作例的电路图。

图15是表示参考例的数据锁存电路的构成的电路图。

图16是示意性表示第1变化例的半导体存储装置的数据锁存电路周边的平面结构的图。

图17是示意性表示第1变化例的半导体存储装置的数据锁存电路周边的平面结构的图。

图18是表示第2变化例的数据锁存电路的构成的一部分的电路图。

图19是表示第2变化例的数据锁存电路的构成的一部分的电路图。

图20是表示第3变化例的数据锁存电路的构成的一部分的电路图。

图21是表示第4变化例的数据锁存电路的构成的一部分的电路图。

图22是表示第4变化例的数据锁存电路的构成的一部分的电路图。

图23是表示第4变化例的数据锁存电路的构成的一部分的电路图。

具体实施方式

下面，参照附图对实施方式进行说明。为了使说明容易理解，各附图中对同一构成要素尽量标注相同的符号，从而省略重复的说明。

＜实施方式＞

(存储系统的构成)

如图1所示，本实施方式的存储系统具备存储器控制器1及半导体存储装置2。半导体存储装置2是作为NAND(Not And，与非)型闪速存储器而构成的非易失性存储装置。存储系统可与主机连接。主机例如为个人计算机或移动终端等电子设备。此外，虽然图1中仅图示出一个半导体存储装置2，但实际上存储系统中设置有多个半导体存储装置2。

存储器控制器1按照来自主机的写入请求，对向半导体存储装置2写入数据的动作进行控制。另外，存储器控制器1按照来自主机的读出请求，对从半导体存储装置2读出数据的动作进行控制。

在存储器控制器1与半导体存储装置2之间，收发芯片使能信号/CE、就绪-忙碌信号/RB、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、数据的信号DQ＜7：0＞、及数据选通信号DQS、/DQS各种信号。

芯片使能信号/CE是用来启用半导体存储装置2的信号。就绪-忙碌信号/RB是用来表示半导体存储装置2是就绪状态还是忙碌状态的信号。所谓“就绪状态”，是指可受理来自外部的命令的状态。所谓“忙碌状态”，是指不可受理来自外部的命令的状态。指令锁存使能信号CLE是表示信号DQ＜7：0＞为指令的信号。地址锁存使能信号ALE是表示信号DQ＜7：0＞为地址的信号。写使能信号/WE是用来将所接收到的信号取入至半导体存储装置2中的信号，每当接收到指令、地址及数据时，由存储器控制器1使之生效。存储器控制器1指示半导体存储装置2在信号/WE为“L(Low，低)”电平的期间取入信号DQ＜7：0＞。

读使能信号RE、/RE是用来使存储器控制器1从半导体存储装置2读出数据的信号。读使能信号RE、/RE用来控制例如输出信号DQ＜7：0＞时的半导体存储装置2的动作时序。写保护信号/WP是用来指示半导体存储装置2禁止数据写入及删除的信号。信号DQ＜7：0＞是在半导体存储装置2与存储器控制器1之间收发的数据的实体，包括指令、地址及数据。数据选通信号DQS、/DQS是用来控制信号DQ＜7：0＞的输入输出时序的信号。

存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correction，错误检测与校正)电路14及存储器接口15。它们通过内部总线16而相互连接。

主机接口13将从主机接收到的请求及用户数据(写入数据)等输出至内部总线16。另外，主机接口13将从半导体存储装置2读出的用户数据、及来自处理器12的应答等发送至主机。

存储器接口15基于处理器12的指示，对向半导体存储装置2写入用户数据等的处理、及从半导体存储装置2读出用户数据等的处理进行控制。

处理器12统筹控制存储器控制器1。处理器12为CPU(Central Processing Unit，中央处理器)或MPU(Micro Processing Unit，微处理器)等。处理器12在从主机经由主机接口13接收到请求的情况下，按照该请求进行控制。例如，处理器12按照来自主机的请求，指示存储器接口15向半导体存储装置2写入用户数据及奇偶校验码。另外，处理器12按照来自主机的请求，指示存储器接口15从半导体存储装置2读出用户数据及奇偶校验码。

处理器12决定RAM11中储存的用户数据在半导体存储装置2上的储存区域(存储区域)。用户数据经由内部总线16储存于RAM11。处理器12对作为写入单位的页单位的数据(页数据)实施存储区域的决定。半导体存储装置2的1页中储存的用户数据下文也称“单元数据”。单元数据一般会被编码，而以码字形式储存于半导体存储装置2。本实施方式中，并非一定要编码。存储器控制器1也可将单元数据不经编码地储存于半导体存储装置2，但图1中示出的是进行编码的构成作为一例。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，可基于1个单元数据生成1个码字，也可基于由单元数据分割而成的分割数据生成1个码字。另外，也可使用多个单元数据生成1个码字。

处理器12逐个单元数据地决定作为写入目的地的半导体存储装置2的存储区域。半导体存储装置2的存储区域被分配有物理地址。处理器12使用物理地址，管理作为单元数据的写入目的地的存储区域。处理器12指定所决定的存储区域(物理地址)，而指示存储器接口15将用户数据写入至半导体存储装置2。处理器12管理用户数据的逻辑地址(由主机管理的逻辑地址)与物理地址的对应。处理器12在接收到来自主机的包含逻辑地址的读出请求的情况下，特定出与逻辑地址对应的物理地址，并且指定物理地址而指示存储器接口15读出用户数据。

ECC电路14将RAM11中储存的用户数据编码，生成码字。另外，ECC电路14将从半导体存储装置2读出的码字解码。

RAM11在将从主机接收到的用户数据向半导体存储装置2中存储以前暂时储存该用户数据，或在将从半导体存储装置2读出的数据向主机发送以前暂时储存该数据。RAM11例如为SRAM(Static Random Access Memory，静态随机存取存储器)或DRAM(DynamicRandom Access Memory，动态随机存取存储器)等通用存储器。

图1中示出了存储器控制器1具备ECC电路14及存储器接口15的构成例。但其实也可为ECC电路14内置于存储器接口15中。另外，还可为ECC电路14内置于半导体存储装置2中。图1所示的各要素的具体构成及配置并不特别限定。

在从主机接收到写入请求的情况下，图1的存储系统按照如下所述而动作。处理器12使作为写入对象的数据暂时存储于RAM11。处理器12将RAM11中储存的数据读出并输入至ECC电路14。ECC电路14将所输入的数据编码，并将码字输入至存储器接口15。存储器接口15将所输入的码字写入至半导体存储装置2。

在从主机接收到读出请求的情况下，图1的存储系统按照如下所述而动作。存储器接口15将从半导体存储装置2读出的码字输入至ECC电路14。ECC电路14将所输入的码字解码，并将解码所得的数据储存于RAM11。处理器12将RAM11中储存的数据经由主机接口13发送至主机。

(半导体存储装置的概略构成)

如图2所示，半导体存储装置2具备存储单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、行解码器27、感测放大器28、输入输出用焊垫群30、逻辑控制用焊垫群31及电源输入用端子群32。

存储单元阵列21是存储数据的部分。存储单元阵列21具有与多个位线及多个字线相关联的多个存储单元晶体管而构成。

输入输出电路22与存储器控制器1之间收发信号DQ＜7：0＞及数据选通信号DQS、/DQS。另外，输入输出电路22将信号DQ＜7：0＞内的指令及地址传送至寄存器24。进而，输入输出电路22与感测放大器28之间收发写入数据及读出数据。

逻辑控制电路23从存储器控制器1接收芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE及写保护信号/WP。另外，逻辑控制电路23将就绪-忙碌信号/RB传送至存储器控制器1，向外部通知半导体存储装置2的状态。

寄存器24暂时保存各种数据。例如，寄存器24保存指示写入动作、读出动作及删除动作等的指令。该指令从存储器控制器1输入至输入输出电路22后，从输入输出电路22传送至寄存器24而加以保存。另外，寄存器24也保存与所述指令对应的地址。该地址从存储器控制器1输入至输入输出电路22后，从输入输出电路22传送至寄存器24而加以保存。进而，寄存器24还保存表示半导体存储装置2的动作状态的状态信息。状态信息根据存储单元阵列21等的动作状态，由定序器25随时更新。状态信息根据来自存储器控制器1的请求，作为状态信号从输入输出电路22输出至存储器控制器1。

定序器25基于从存储器控制器1输入至输入输出电路22及逻辑控制电路23的控制信号，控制包括存储单元阵列21在内的各部的动作。

电压产生电路26是产生存储单元阵列21中的数据的写入动作、读出动作及删除动作各自所需的电压的部分。该电压中包括例如对存储单元阵列21的多个字线及多个位线分别施加的电压等。电压产生电路26的动作由定序器25控制。

行解码器27是包含用来对存储单元阵列21的多个字线分别施加电压的开关群的电路。行解码器27从寄存器24接收块地址及行地址，基于块地址而选择块，并且基于行地址而选择字线。行解码器27切换开关群的开关状态，以对所选择的字线施加来自电压产生电路26的电压。行解码器27的动作由定序器25控制。

感测放大器28是用来调整对存储单元阵列21的位线施加的电压、或将位线的电压读出并转换成数据的电路。感测放大器28在数据的读出时，获取从存储单元阵列21的存储单元晶体管读出至位线的数据，并且将所取得的读出数据传送至输入输出电路22。感测放大器28在数据的写入时，将经由位线而写入的数据传送至存储单元晶体管。感测放大器28的动作由定序器25控制。

输入输出用焊垫群30是设置有用来在存储器控制器1与输入输出电路22之间收发各信号的多个端子(焊垫)的部分。各个端子分别对应于信号DQ＜7：0＞及数据选通信号DQS、/DQS而个别地设置。

逻辑控制用焊垫群31是设置有用来在存储器控制器1与逻辑控制电路23之间收发各信号的多个端子的部分。各个端子分别对应于芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP及就绪-忙碌信号/RB而个别地设置。

电源输入用端子群32是设置有用来承接半导体存储装置2的动作所需的各电压的施加的多个端子的部分。对各个端子施加的电压中包括电源电压Vcc、VccQ、Vpp及接地电压Vss。电源电压Vcc是作为动作电源而从外部提供的电路电源电压，例如为3.3V左右的电压。电源电压VccQ例如为1.2V的电压。电源电压VccQ是在存储器控制器1与半导体存储装置2之间收发信号时使用的电压。电源电压Vpp是高于电源电压Vcc的电源电压，例如为12V的电压。

(存储单元阵列的电路构成)

接下来，对存储单元阵列21的电路构成进行说明。

如图3所示，存储单元阵列21包含多个块BLK。图3中仅示出了多个块BLK中的一个。存储单元阵列21所具有的其他块BLK的构成与图3所示的构成相同。

如图3所示，块BLK例如包含4个串单元SU(SU0～SU3)。另外，各串单元SU包含多个NAND串NS。NAND串NS各自包含例如8个存储单元晶体管MT(MT0～MT7)、及选择晶体管ST1、ST2。

此外，存储单元晶体管MT的个数并不限于8个，例如也可为32个、48个、64个、96个。例如，为了提高截止特性，选择晶体管ST1、ST2也可各自由多个晶体管构成，而非由单个晶体管构成。进而，存储单元晶体管MT与选择晶体管ST1、ST2之间也可设置有虚设单元晶体管。

存储单元晶体管MT以串联连接于选择晶体管ST1与选择晶体管ST2之间的方式配置。一端侧的存储单元晶体管MT7连接于选择晶体管ST1的源极，另一端侧的存储单元晶体管MT0连接于选择晶体管ST2的漏极。

串单元SU0～SU3各自的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极在位于同一块BLK内的多个串单元SU间共通连接于同一根选择栅极线SGS。位于同一块BLK内的存储单元晶体管MT0～MT7的栅极分别共通连接于字线WL0～WL7。也就是说，字线WL0～WL7及选择栅极线SGS在同一块BLK内的多个串单元SU0～SU3间是共通的，而选择栅极线SGD即便在同一块BLK内也是针对每个串单元SU0～SU3个别地设置的。

在存储单元阵列21，设置有n个位线BL(BL0、BL1、…、BL(n－1))。“n”是与1个串单元SU中包含的NAND串NS的个数对应的整数。例如，在半导体存储装置2以将16kByte数据作为1个单位而写入至存储单元阵列21或从存储单元阵列21读出的方式构成的情况下，“n”为131072(2的17次幂)。NAND串NS各自的选择晶体管ST1的漏极连接于对应的位线BL。NAND串NS各自的选择晶体管ST2的源极连接于源极线SL。源极线SL对块BLK所具有的多个选择晶体管ST2的源极是共通的。

位于同一块BLK内的多个存储单元晶体管MT中存储的数据会被一次性删除。另一方面，数据的读出及写入是对连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT统一进行的。

此外，在以下的说明中，将连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT所存储的1比特数据的集合称为“页”。在图3中，对如上所述的由多个存储单元晶体管MT构成的集合之一标注了符号“MG”。

(感测放大器的构成)

感测放大器28包含与n个位线BL分别相关联的n个感测放大电路。图4表示n个感测放大电路中的1个感测放大电路SAC的电路构成。

如图4所示，感测放大电路SAC包含感测放大器部SA、及数据锁存电路SDL、ADL、BDL、CDL、XDL。感测放大器部SA、及数据锁存电路SDL、ADL、BDL、CDL、XDL以可相互收发数据的方式通过总线LBUS而连接。更详细而言，数据锁存电路SDL、ADL、BDL、CDL经由总线LBUS而共通连接，数据锁存电路XDL连接于总线DBUS。总线LBUS及总线DBUS经由晶体管TRXX而连接。晶体管TRXX的栅极被输入控制信号SW。控制信号SW例如由定序器25生成。

感测放大器部SA例如在读出动作中，感测读出至对应的位线BL的数据，并判定所读出的数据是“0”还是“1”。感测放大器部SA例如包含为P通道型MOS晶体管的晶体管TR1、为N通道型MOS晶体管的晶体管TR2～TR9、及电容器C10。

晶体管TR1的一端连接于电源线，晶体管TR1的另一端连接于晶体管TR2。晶体管TR1的栅极连接于数据锁存电路SDL内的节点INV。晶体管TR2的一端连接于晶体管TR1，晶体管TR2的另一端连接于节点COM。晶体管TR2的栅极被输入控制信号BLX。晶体管TR3的一端连接于节点COM，晶体管TR3的另一端连接于晶体管TR4。晶体管TR3的栅极被输入控制信号BLC。晶体管TR4为高耐压的MOS晶体管。晶体管TR4的一端连接于晶体管TR3。晶体管TR4的另一端连接于对应的位线BL。晶体管TR4的栅极被输入控制信号BLS。

晶体管TR5的一端连接于节点COM，晶体管TR5的另一端连接于节点SRC。晶体管TR5的栅极连接于节点INV。晶体管TR6的一端连接于晶体管TR1与晶体管TR2之间，晶体管TR6的另一端连接于节点SEN。晶体管TR6的栅极被输入控制信号HLL。晶体管TR7的一端连接于节点SEN，晶体管TR7的另一端连接于节点COM。晶体管TR7的栅极被输入控制信号XXL。

晶体管TR8的一端接地，晶体管TR8的另一端连接于晶体管TR9。晶体管TR8的栅极连接于节点SEN。晶体管TR9的一端连接于晶体管TR8，晶体管TR9的另一端连接于总线LBUS。晶体管TR9的栅极被输入控制信号STB。电容器C10的一端连接于节点SEN。电容器C10的另一端被输入时钟CLK。

控制信号BLX、BLC、BLS、HLL、XXL、STB例如由定序器25生成。另外，连接于晶体管TR1的一端的电源线例如被施加半导体存储装置2的内部电源电压即电压Vdd，节点SRC例如被施加半导体存储装置2的接地电压即电压Vss。

数据锁存电路SDL、ADL、BDL、CDL、XDL暂时保存读出数据。数据锁存电路XDL连接于输入输出电路22，用于感测放大电路SAC与输入输出电路22之间的数据的输入输出。

数据锁存电路SDL例如包含反相器IV11、IV12、及为N通道型MOS晶体管的晶体管TR13、TR14。反相器IV11的输入节点连接于节点LAT。反相器IV11的输出节点连接于节点INV。反相器IV12的输入节点连接于节点INV。反相器IV12的输出节点连接于节点LAT。晶体管TR13的一端连接于节点INV，晶体管TR13的另一端连接于总线LBUS。晶体管TR13的栅极被输入控制信号STI。晶体管TR13的一端连接于节点LAT，晶体管TR14的另一端连接于总线LBUS。晶体管TR14的栅极被输入控制信号STL。

例如，节点LAT中保存的数据相当于数据锁存电路SDL中保存的数据。另外，节点INV中保存的数据相当于节点LAT中保存的数据的反相数据。数据锁存电路ADL、BDL、CDL的电路构成例如与数据锁存电路SDL的电路构成相同，因此省略它们的说明。下面，将数据锁存电路ADL、BDL、CDL统称为“数据锁存电路DL”。数据锁存电路XDL的电路构成将在下文加以叙述。

如图5所示，感测放大器28具有k个感测放大单元SAU(SAU0～SAU(k－1))。1个感测放大单元SAU包含m个感测放大器部SA(SA0～SA(m－1))、m个数据锁存电路DL(DL0～DL(m－1))、及m个数据锁存电路XDL(XDL0～XDL(m－1))。“m”及“k”为整数，满足“m×k＝n”。“m”例如为16(2的4次幂)，“k”为8192(2的13次幂)。换句话来说，n(131072，2的17次幂)个感测放大电路SAC分割成k(8192，2的13次幂)个感测放大单元SAU，各感测放大单元SAU包含m(16，2的4次幂)个感测放大电路SAC。

m个数据锁存电路XDL0～XDL(m－1)经由m根总线XBUS(XBUS0～XBUS(m－1))连接于输入输出电路22。m根总线XBUS0～XBUS(m－1)例如相对于32～64个多个感测放大单元SAU而共通设置。换句话来说，在m根总线XBUS0～XBUS(m－1)，连接有多个例如32～64个感测放大单元SAU。多个感测放大单元SAU经由总线XBUS0～XBUS(m－1)连接于输入输出电路22。将如此连接多个感测放大单元SAU的总线XBUS0～XBUS(m－1)设为一组，多组总线XBUS0～XBUS(m－1)连接于输入输出电路22。本实施方式中，总线XBUS相当于数据配线。

输入输出电路22包含数据转换部220及输入输出控制部221。数据转换部220及输入输出控制部221经由多根配线XL而相互连接。

数据转换部220通过在读出动作时作为串行器发挥功能，而将从数据锁存电路XDL0～XDL(m－1)经由总线XBUS0～XBUS(m－1)分别传送的并行数据转换成串行信号，并经由多根配线XL将其发送至输入输出控制部221。数据转换部220通过在写入动作时作为解串器发挥功能，而将从输入输出控制部221经由多根配线XL发送的串行信号转换成并行数据，并将其分别传送至总线XBUS0～XBUS(m－1)。

输入输出控制部221是控制多根输入输出线I/O与多根配线XL之间的串行信号传送的部分。

(数据锁存电路XDL的构成)

接下来，对数据锁存电路XDL的构成进行说明。

如图6所示，数据锁存电路XDL包含为P通道型MOS晶体管的TP11～14、TP21、TP31、及为N通道型MOS晶体管的TN11～13、TN21、TN31、TN32。

晶体管TP11、TP12、TN11、TN12构成了交叉连接的反相电路XIV。也就是说，晶体管TP11、TN11构成了第1反相电路，在节点LAT串联连接。晶体管TP11、TN11各自的栅极连接于节点INV。节点LAT及节点INV分别作为第1反相电路的输出及输入发挥功能。晶体管TP12、TN12构成了第2反相电路，在节点INV串联连接。晶体管TP12、TN12各自的栅极连接于节点LAT。节点LAT及节点INV分别作为第2反相电路的输入及输出发挥功能。

晶体管TP11的电流路径的2个端部中，与连接于节点LAT的端部为相反侧的端部经由晶体管TP13连接于电源电位节点VDD。电源电位节点VDD被供给电源电位Vdd。晶体管TP13的栅极被输入由定序器25生成的控制信号XLL。晶体管TP13作为基于控制信号XLL而接通/断开的开关电路发挥功能。

晶体管TP12的电流路径的2个端部中，与连接于节点INV的端部为相反侧的端部经由晶体管TP14连接于电源电位节点VDD。晶体管TP14的栅极被输入由定序器25生成的控制信号XLI。晶体管TP12作为基于控制信号XLI而接通/断开的开关电路发挥功能。

晶体管TN11的电流路径的2个端部中，与连接于节点LAT的端部为相反侧的端部经由晶体管TN13连接于接地电位节点VSS。接地电位节点VSS被供给接地电位Vss。晶体管TN13的栅极被输入由定序器25生成的控制信号XNL。晶体管TN13作为基于控制信号XNL而接通/断开的开关电路发挥功能。

晶体管TN12的电流路径的2个端部中，与连接于节点INV的端部为相反侧的端部连接于接地电位节点VSS。

晶体管TP21、TN21并联连接于总线DBUS与节点INV之间。晶体管TP21的栅极被输入由定序器25生成的控制信号XNI。晶体管TN21的栅极被输入由定序器25生成的控制信号XTI。晶体管TP21、TN21作为基于控制信号XNI、XTI而接通/断开的开关电路发挥功能。

晶体管TP31、TN31、TN32连接于总线XBUS与节点LAT之间。晶体管TN31、TN32串联连接。晶体管TP31与串联连接的晶体管TN31、TN32并联连接。晶体管TP31的栅极被输入由定序器25生成的控制信号XNL。晶体管TN31、TN32各自的栅极被输入由定序器25生成的控制信号XTL。晶体管TP31、TN31、TN32作为基于控制信号XNL、XTL而接通/断开的开关电路发挥功能。本实施方式中，晶体管TN31、TN32相当于多重化的晶体管。

(半导体存储装置的剖面结构)

如图7所示，半导体存储装置2具有在半导体衬底40上依次配置了周边电路PER及存储单元阵列21的结构。

存储单元阵列21中，在导电体层520之上形成有多个NAND串NS。导电体层520也称嵌入源极线(BSL)，相当于图3的源极线SL。

在导电体层520的上方，积层有作为选择栅极线SGS发挥功能的配线层533、作为字线WL发挥功能的多个配线层532、及作为选择栅极线SGD发挥功能的配线层531。在积层的各配线层533、532、531之间，配置有未图示的绝缘层。

在存储单元阵列21，形成有多个存储孔534。存储孔534是在上下方向上贯通配线层533、532、531及位于它们之间的未图示的绝缘层并抵达导电体层520的孔穴。

存储孔534中与积层的配线层533、532、531分别交叉的各部分作为晶体管发挥功能。所述多个晶体管中，位于与配线层531交叉的部分的晶体管作为选择晶体管ST1发挥功能。多个晶体管中，位于与配线层532交叉的部分的晶体管作为存储单元晶体管MT(MT0～MT7)发挥功能。多个晶体管中，位于与配线层533交叉的部分的晶体管作为选择晶体管ST2发挥功能。

在存储孔534的上方，形成有作为位线BL发挥功能的配线层616。存储孔534的上端经由接触插塞539连接于配线层616。

沿着图7的纸面的进深方向，排列有多个与图7所示的结构相同的结构。由沿着图7的纸面的进深方向排成一列的多个NAND串NS的集合，形成了1个串单元SU。

半导体衬底40与导电体层520(源极线SL)相隔而配置，两者之间配置有周边电路PER的一部分。周边电路PER是为了实现存储单元阵列21中的数据的写入动作、读出动作及删除动作等而设置的电路。图2所示的感测放大器28、行解码器27及电压产生电路26等成为了周边电路PER的一部分。

周边电路PER包含形成于半导体衬底40的上表面的晶体管TR、及多个导电体611～615。导电体611～615是由例如金属等导体形成的配线层。导电体611～615以分布于多个高度位置的方式形成，经由接点620～623而相互电连接。接点620～623是通过以在上下方向上贯穿未图示的绝缘层的方式形成接触孔后，向该接触孔的内侧填充例如钨等导电体材料而形成的。导电体615经由接点624电连接于配线层616(位线BL)。

图8示意性地表示半导体存储装置2的周边电路PER的结构的一部分，尤其是构成数据锁存电路XDL的部分的平面结构。此外，图8中示出了构成2个数据锁存电路XDL1、XDL2的部分的平面结构。

如图8所示，在半导体存储装置2中，依次配置有源极·漏极部LW1、栅极部LT1、源极·漏极部LW2、栅极部LT2、源极·漏极部LW3及栅极部LT3。

源极·漏极部LW1配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN31各自的源极或漏极发挥功能的源极·漏极部LW1_1、LW1_2。源极·漏极部LW1_1、LW1_2连接于总线XBUS。在栅极部LT1，配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN31的栅极发挥功能的栅极部LT1_1、LT1_2。在栅极部LT1_1、LT1_2，分别形成有连接于晶体管TN31的栅极的通孔V31。在源极·漏极部LW2，配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN31的源极或漏极发挥功能，且作为晶体管TN32的源极或漏极发挥功能的源极·漏极部LW2_1、LW2_2。

在栅极部LT2，配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN32的栅极发挥功能的栅极部LT2_1、LT2_2。在栅极部LT2_1、LT2_2，分别形成有连接于晶体管TN32的栅极的通孔V32。在源极·漏极部LW3，配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN32的源极或漏极发挥功能，且作为晶体管TN11的源极或漏极发挥功能的源极·漏极部LW3_1、LW3_2。源极·漏极部LW3_1、LW3_2连接于节点LAT。在栅极部LT3，配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN11的栅极发挥功能的栅极部LT3_1、LT3_2。

将配置各部LW1、LT1、LW2、LT2、LW3、LT3的方向设为进深方向Y时，通孔V31及通孔V32配置于与进深方向Y平行的同一直线上。在通孔V31及通孔V32，连接有沿着进深方向Y延伸的共通的配线LTG。控制信号XTL从定序器25经由配线LTG输入至通孔V31及通孔V32。本实施方式中，配线LTG相当于共通的信号线。

本实施方式的半导体存储装置2如图8所示，采用了所谓的双栅极方式，即各数据锁存电路XDL1、XDL2的晶体管TN31的栅极、及晶体管TN32的栅极设置于不同的部分。在采用双栅极方式的情况下，如图8所示，可将构成一数据锁存电路XDL1的各部LW1_1、LT1_1、LW2_1、LT2_1、LW3_1、LT3_1与构成另一数据锁存电路XDL2的各部LW1_2、LT1_2、LW2_2、LT2_2、LW3_2、LT3_2沿着横向X排列而配置。

另一方面，在如图9所示地制造半导体存储装置2的情况下，也可设置双重化的晶体管TN31、TN32。在图9所示的参考例的半导体存储装置2中，依次配置有源极·漏极部LW1、栅极部LT1、源极·漏极部LW2、栅极部LT2、源极·漏极部LW3、间隙部LG、源极·漏极部LW4及栅极部LT3。

源极·漏极部LW1作为另一数据锁存电路XDL2的晶体管TN31、TN32各自的源极或漏极发挥功能。源极·漏极部LW1连接于节点LAT。栅极部LT1作为另一数据锁存电路XDL2的晶体管TN31、TN32各自的栅极发挥功能。在栅极部LT1，设置有连接于晶体管TN31、TN32各自的栅极的通孔V31、V32。源极·漏极部LW2作为一数据锁存电路XDL1的晶体管TN31、TN32各自的源极或漏极发挥功能，且作为另一数据锁存电路XDL2的晶体管TN31、TN32各自的源极或漏极发挥功能。源极·漏极部LW2连接于总线XBUS。

栅极部LT2作为一数据锁存电路XDL1的晶体管TN31、TN32各自的栅极发挥功能。在栅极部LT2，设置有连接于晶体管TN31、TN32各自的栅极的通孔V31、V32。源极·漏极部LW3作为一数据锁存电路XDL1的晶体管TN31、TN32各自的源极或漏极发挥功能。源极·漏极部LW3连接于节点LAT。间隙部LG设置于源极·漏极部LW3与源极·漏极部LW4之间。

在源极·漏极部LW4，配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN11各自的源极或漏极发挥功能的源极·漏极部LW4_1、LW4_2。源极·漏极部LW4_1经由配线WW1连接于源极·漏极部LW3。源极·漏极部LW4_2经由配线WW2连接于源极·漏极部LW1。源极·漏极部LW4_1、LW4_2连接于节点LAT。在栅极部LT3，配置有作为数据锁存电路XDL1、XDL2各自的晶体管TN11的栅极发挥功能的栅极部LT3_1、LT3_2。

该参考例的半导体存储装置2采用了所谓的双通孔方式，即在栅极部LT1、LT2分别设置2个通孔V31、V32。在这种构成的情况下，为了防止源极·漏极部LW4_2的电位基于源极·漏极部LW3的电位而变化，需要将源极·漏极部LW3与源极·漏极部LW4分割，并在它们之间形成间隙部LG。如图8所示，在本实施方式的半导体存储装置2中，不需要这种构成，因此能相应地使半导体存储装置2薄型化。由此，能使芯片面积减少，从而能降低成本。

(数据锁存电路XDL的动作例)

接下来，对数据锁存电路XDL的动作例进行说明。

－数据的锁存－

在数据锁存电路XDL中锁存数据时，定序器25使数据锁存电路XDL如图10所示的那样动作。如图10所示，定序器25将控制信号XTL、XTI、XLI、XLL维持为低电平，将控制信号XNL、XNI维持为高电平。高电平具有使P通道型MOS晶体管断开，且使N通道型MOS晶体管接通的大小的电位，例如电源电位Vdd。低电平具有使P通道型MOS晶体管接通，且使N通道型MOS晶体管接通的大小的电位，例如接地电位Vss。

通过将控制信号XNL、XTL、XTI、XLI、XLL、XNI各自的电位设定为所述电平，晶体管TP13、TP14、TN13成为接通状态，晶体管TP21、TN21、TP31、TN31、TN32成为断开状态。在图10中，呈接通状态的晶体管以虚线框围。通过如上所述的晶体管的接通/断开状态，节点LAT、INV均从总线DBUS、XBUS两者切断。另一方面，交叉连接的反相电路XIV因连接于电源电位节点VDD及接地电位节点VSS，故得以保持节点LAT、INV各自的电位。也就是说，节点LAT根据由数据锁存电路XDL保存的数字数据，维持高电平或低电平的电位。节点INV维持与由数据锁存电路XDL保存的数字数据的电平相反的电平的电位。如此，本实施方式中，交叉连接的反相电路XIV相当于暂时保存在感测放大电路SAC与输入输出电路22之间输入输出的数据的数据保存部。

－从总线DBUS的数据输入－

从总线DBUS向数据锁存电路XDL传送数据时，定序器25通过将图4所示的控制信号SW设定为高电平，而使晶体管TRXX成为接通状态。为此，总线DBUS已具有基于应该传送至数据锁存电路XDL的数据的电位。若应该传送的数据为高电平，则总线DBUS的电位维持为高电平。另一方面，若应该传送的数据为低电平，则总线DBUS的电位维持为低电平。

在开始从总线DBUS向数据锁存电路XDL输入数据的时点，数据锁存电路XDL呈图10所示的状态。从总线DBUS向数据锁存电路XDL输入数据时，定序器25使数据锁存电路XDL如图11所示的那样动作。

如图11所示，定序器25通过将控制信号XNL维持为高电平，且将控制信号XTL维持为低电平，而将晶体管TP31、TN31、TN32均维持为断开状态。因此，节点LAT从总线XBUS切断。

另外，定序器25通过将控制信号XLL维持为低电平，而将晶体管TP13维持为接通状态。进而，定序器25通过将控制信号XLI维持为高电平，而将晶体管TP14维持为断开状态。

该状态下，定序器25通过将控制信号XNI维持为低电平，且将控制信号XTI维持为高电平，而将晶体管TP21、TN21维持为接通状态。由此，节点INV连接于总线DBUS，节点INV的电平成为总线DBUS的电平，并且节点LAT的电平成为与总线DBUS的电平相反的电平。也就是说，若总线DBUS的电位为高电平，则节点INV的电位成为高电平，而节点LAT的电平成为低电平。如此，总线DBUS的高电平的数据传送至数据锁存电路XDL。与此相对地，若总线DBUS的电位为低电平，则节点INV的电位成为低电平，而节点LAT的电平成为高电平。如此，总线DBUS的低电平的数据传送至数据锁存电路XDL。

－向总线XBUS的数据输出－

在开始向总线XBUS输出数据的时点，数据锁存电路XDL呈图10所示的状态。从数据锁存电路XDL向总线XBUS输出数据时，定序器25使数据锁存电路XDL如图12所示的那样动作。

如图12所示，定序器25通过将控制信号XNI维持为高电平，且将控制信号XTI维持为低电平，而将晶体管TP21、TN21维持为断开状态。因此，节点INV从总线DBUS切断。

另外，定序器25通过将控制信号XLL、XLI维持为低电平，且将控制信号XNL维持为高电平，而将晶体管TP13、TP14、TN13维持为接通状态。

该状态下，定序器25通过将控制信号XTL设定为接通状态，而将晶体管TN31、TN32维持为接通状态。此外，由于向晶体管TP31的栅极输入的控制信号XNL如上所述已设定为高电平，所以晶体管TP31也维持为接通状态。由此，节点LAT连接于总线XBUS，节点LAT的电平输出至总线XBUS。也就是说，若节点LAT的电位为高电平，则总线XBUS的电位维持为高电平，高电平的数据从数据锁存电路XDL传送至总线XBUS。另一方面，若节点LAT的电位为低电平，则总线XBUS的电位维持为低电平，低电平的数据从数据锁存电路XDL传送至总线XBUS。

－从总线XBUS的数据输入－

在开始从总线XBUS输入数据的时点，数据锁存电路XDL呈图10所示的状态。从总线XBUS向数据锁存电路XDL输入数据时，定序器25使数据锁存电路XDL如图13所示的那样动作。此外，这时数据锁存电路XDL的动作对比所述从总线DBUS向数据锁存电路DL输入数据时的动作来说，只要将输入侧切换成总线XBUS即可，基本动作相同，因此省略其详细说明。

－向总线DBUS的数据输出－

在开始向总线DBUS输出数据的时点，数据锁存电路XDL呈图10所示的状态。从数据锁存电路XDL向总线DBUS输出数据时，定序器25使数据锁存电路XDL如图14所示的那样动作。此外，这时数据锁存电路XDL的动作对比所述从数据锁存电路XDL向总线XBUS输出数据时的动作来说，只要将输出目的地切换成总线DBUS即可，基本动作相同，因此省略其详细说明。

(参考例的数据锁存电路XDL与本实施方式的数据锁存电路XDL的比较)

图15表示参考例的数据锁存电路XDL的电路图。比较图15所示的参考例的数据锁存电路XDL与图6所示的本实施方式的数据锁存电路XDL可知，本实施方式的数据锁存电路XDL中设置有2个晶体管TN31、TN32，而参考例的数据锁存电路XDL中仅设置有一个晶体管TN31。在所述参考例的数据锁存电路XDL的构成的情况下，若连接于晶体管TN31的栅极的通孔、或连接于通孔的配线发生开路故障，则不仅数据锁存电路XDL的动作会变得不稳定，还会有包含发生了故障的数据锁存电路XDL的感测放大单元SAU、及经由总线XBUS与数据锁存电路XDL连接的其他感测放大单元SAU无法再使用的风险。

详细而言，制造如图7所示的半导体存储装置2时，在将通孔连接于该晶体管TN31的栅极的步骤、及将配线连接于该通孔的步骤中，通孔或配线有可能发生开路故障。若连接于栅极的通孔或配线发生开路故障，则晶体管TN31的栅极会浮动，从而无法再控制该栅极电压。该情况下，晶体管TN31的栅极电压由于是通过来自在晶体管TN31的附近传送的邻接信号的电荷共享而决定的，所以会变成非常不稳定的电压。邻接信号的状况会随时变化，因此最终将无法再控制晶体管TN31的接通/断开。

在数据锁存电路XDL锁存有数据的状态下，晶体管TN13本来必须维持为断开状态。但在如上所述无法控制晶体管TN13的接通/断开的情况下，即便在锁存有数据的状态下，也有可能发生所谓的通路故障，即晶体管TN13在预想以外的时序成为接通状态。另一方面，当呈锁存有数据的状态时，为了使晶体管TP31断开，控制信号XNL被设定为高电平，因此晶体管TN13被设定为接通状态。因此，若晶体管TN13在预想以外的时序成为接通状态，则有总线XBUS连接于接地电位节点VSS的风险。也就是说，与具有发生了通路故障的晶体管TN13的数据锁存电路XDL连接的总线XBUS有可能在预想以外的时序转变成接地电位。

如图5所示，例如多个感测放大单元SAU各自的数据锁存电路XDL0连接于共通的总线XBUS。因此，在多个感测放大单元SAU中的一个感测放大单元SAU的数据锁存电路XDL0发生了晶体管TN13的通路故障的情况下，若要从未发生通路故障的其他数据锁存电路XDL0向总线XBUS传送数据时，强行地使总线XBUS转变成接地电位，则有可能无法得当地传送数据。结果，不仅是晶体管TN13发生了通路故障的数据锁存电路XDL，与之共享总线XBUS的所有数据锁存电路XDL均将无法再使用。

另外，与某数据锁存电路XDL共享总线DBUS的所有感测放大电路SAC0～SAC(m－1)是作为1个整体而加以控制的，因此若晶体管TN13发生了通路故障的数据锁存电路XDL的动作变得不稳定，则与该数据锁存电路XDL共享总线DBUS的所有感测放大电路SAC0～SAC(m－1)也有可能将无法再使用。

鉴于该点，本实施方式的数据锁存电路XDL如图6所示，具有2个晶体管TN31、TN32作为与控制信号XTL对应的晶体管。根据该构成，即便一晶体管TN31发生了通路故障，只要另一晶体管TN32正常，总线XBUS便不会在预想以外的时序转变成接地电位。也就是说，即便晶体管TN31、TN32中的任一者发生了通路故障，也能通过正常的另一晶体管确保数据锁存电路XDL的动作。因此，能提高数据输入输出的鲁棒性。

(第1变化例)

作为将配线连接于晶体管TN31的通孔V31及晶体管TN32的通孔V32的方法，也可采用与图8所示的方法不同的方法。

例如，如图16所示，也可将不同的配线LTG1、LTG2分别连接于晶体管TN31的通孔V31及晶体管TN32的通孔V32。在该构成中，控制信号XTL从定序器25分别向配线LTG1、LTG2输入。

或者，如图17所示，也可将晶体管TN31的通孔V31与晶体管TN32的通孔V32以在进深方向Y上不重叠的方式配置。在该构成中，将配线LTG1、LTG2分别连接于晶体管TN31的通孔V31及晶体管TN32的通孔V32时，这些配线LTG1、LTG2不会重叠。因此，如图16所示，无需使配线LTG1、LTG2中的任一者弯曲。在本变化例中，配线LTG1、LTG2相当于个别的信号线。

(第2变化例)

本变化例的数据锁存电路XDL具有图18所示的构成。如图18所示，该数据锁存电路XDL中，在总线XBUS与节点LAT之间，连接有为P通道型MOS晶体管的2个晶体管TP31、TP32、及为N通道型MOS晶体管的晶体管TN31。晶体管TP31、TP32串联连接。晶体管TN31与串联连接的晶体管TP31、TP32并联连接。根据该构成，即便晶体管TP31、TP32中的任一者发生了故障，也能通过正常的另一晶体管确保数据锁存电路XDL的动作。

或者，数据锁存电路XDL也可具有图19所示的构成。如图19所示，该数据锁存电路XDL中，在总线XBUS与节点LAT之间，连接有为CMOS晶体管的2个晶体管TC31、TC32。晶体管TC31具有N通道型MOS晶体管TN31与P通道型MOS晶体管TP31。同样地，晶体管TC32具有N通道型MOS晶体管TN32与P通道型MOS晶体管TP32。N通道型MOS晶体管TN31、TN32串联连接。P通道型MOS晶体管TP31、TP32也串联连接。

根据该构成，即便晶体管TC31、TC32中的任一者发生了故障，也能通过正常的另一晶体管确保数据锁存电路XDL的动作。

(第3变化例)

如图20所示，在本变化例的数据锁存电路XDL中，对晶体管TN31、TN32进而串联连接有为N通道型晶体管的晶体管TN33。根据该构成，即便3个晶体管TN31、TN32、TN33中的1个或2个晶体管发生了故障，也能通过剩下的晶体管确保数据锁存电路XDL的动作。

此外，N通道型MOS晶体管可以3重以上的重数多重化。另外，也可并非是N通道型MOS晶体管，而是P通道型MOS晶体管以3重以上的重数多重化。

(第4变化例)

本变化例的数据锁存电路XDL具有图21所示的构成。如图21所示，在该数据锁存电路XDL中，为N通道型晶体管的3个晶体管TN31、TN32、TN33串联连接。晶体管TN31、TN32的栅极被输入控制信号XTL。晶体管TN32的栅极被输入与控制信号XTL不同的控制信号XTLL。在该变化例中，晶体管TN31、TN32、TN33相当于多重化晶体管，晶体管TN31、TN32相当于第1晶体管，晶体管TN33相当于第2晶体管。另外，控制信号XTL相当于第1信号，控制信号XTLL相当于第2信号。

另外，在半导体存储装置2具有如图8所示的结构的情况下，例如有配线LTG的中间部分P1发生了开路故障时，晶体管TN31、TN32各自的栅极浮动的可能性。该情况下，尽管设置了双重化的晶体管TN31、TN32，但有晶体管TN31、TN32两者均发生通路故障的可能性。

鉴于该点，若为如图21所示的构成，则即便晶体管TN31、TN32两者均发生了通路故障，也能通过利用控制信号XTLL控制晶体管TN33的接通/断开而确保数据锁存电路XDL的动作。由此，能进而提高数据输入输出的鲁棒性。

此外，数据锁存电路XDL也可具有图22所示的构成。如图22所示，在该数据锁存电路XDL中，晶体管TN31、TN33的栅极被输入控制信号XTL，晶体管TN32的栅极被输入不同的控制信号XTLL。在该变化例中，晶体管TN31、TN33相当于第1晶体管，晶体管TN32相当于第2晶体管。

或者，数据锁存电路XDL也可具有图23所示的构成。如图23所示，在该数据锁存电路XDL中，4个晶体管TN31、TN32、TN33、TN34串联连接。晶体管TN31、TN34的栅极被输入控制信号XTL，晶体管TN32、TN33的栅极被输入不同的控制信号XTLL。在该变化例中，晶体管TN31、TN34相当于第1晶体管，晶体管TN32、TN33相当于第2晶体管。

若为如图22及图23所示的构成，也能获得与图21所示的构成相同或类似的作用及效果。

＜其他实施方式＞

本发明并非如上所述被具体限定者。

如图6、图18～图23所示，只要半导体存储装置2为配置于总线XBUS与节点LAT之间的N通道型MOS晶体管及P通道型MOS晶体管中的至少一者多重化即可。

业者对所述具体例适当施以设计变更而获得者只要具备本发明的特征，同样包含于本发明的范围内。所述各具体例具备的各要素及其配置、条件、形状等并不限定于例示者，而可适当变更。所述各具体例具备的各要素只要不存在技术矛盾，便可适当改变组合。

[符号的说明]

2                    半导体存储装置

22                   输入输出电路

LTG,LTG1,LTG2        信号线

SAC                  感测放大电路

TN31,TN32,TN33,TN34  N通道型MOS晶体管

TP31,TP32            P通道型MOS晶体管

XBUS                 总线(数据配线)

XDL                  数据锁存电路

XIV                  反相电路(数据保存部)。

Claims (5)

1.一种半导体存储装置，包含：

多个数据锁存电路，用于感测放大电路与输入输出电路之间的数据的输入输出；及

数据配线，连接于多个所述数据锁存电路；且

所述数据锁存电路包含：

数据保存部，暂时保存在所述感测放大电路与所述输入输出电路之间输入输出的数据；以及

N通道型MOS晶体管及P通道型MOS晶体管中的至少一者，设置于所述数据保存部与所述数据配线之间；

所述N通道型MOS晶体管及所述P通道型MOS晶体管中的至少一者多重化。

2.根据权利要求1所述的半导体存储装置，其中

所述N通道型MOS晶体管及所述P通道型MOS晶体管中的至少一者以3重以上的重数多重化。

3.根据权利要求1或2所述的半导体存储装置，其中

将所述N通道型MOS晶体管及所述P通道型MOS晶体管至少一者中的多重化的晶体管设为多重化晶体管时，

所述多重化晶体管中包含：

第1晶体管，栅极被输入第1信号；及

第2晶体管，栅极被输入与所述第1信号不同的第2信号。

4.根据权利要求1或2所述的半导体存储装置，其中

在所述N通道型MOS晶体管及所述P通道型MOS晶体管中的多重化的晶体管各自的栅极，连接有共通的信号线。

5.根据权利要求1或2所述的半导体存储装置，其中

在所述N通道型MOS晶体管及所述P通道型MOS晶体管至少一者中的多重化的晶体管各自的栅极，连接有个别的信号线。

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