CN1166110C - 压控振荡器 - Google Patents

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Abstract

本发明涉及用于锁相环中的压控振荡器，用于进行为从包括未知相位的数字数据的数据流输入中恢复数据脉冲时所用的时钟倍增。根据本发明，该VCO包括多个VCO级，每级以差分放大器形式实现。该放大器负载是由两个交叉耦合栅极的器件(M5和M6)以及两个连成二极管的栅极器件(M8和M9)构成。此差分输入被加到与输入对(M2和M3)的源极以及两个下拉栅极器件(M4和M7)上。

Description

压控振荡器
本发明涉及用于锁相环中的压控振荡器，用于进行为从包括未知相位的数字数据的数据流输入中恢复数据脉冲时所用的时钟倍增。
通过在发送的数据流中植入时钟信号，能使串行接口在时钟与数据信号之间以非常高的数据率工作而不会引起时序扭曲的问题。但在接收端，则需要一个时钟/数据恢复电路，以从输入的数据流中恢复出所植入的时钟信号并对数据重新定时序。
传统上，用模拟锁相环(PLL)来实现在高速应用中所用的时钟/数据恢复。尽管总的来讲，模拟PLL可工作在非常高的频率下，但它们的设计却更难于数字PLL的设计。例如，频漂问题，模拟PLL对噪声更敏感，并在过程之中和工作条件下会发生变化。
但数字PLL也有几个缺点，例如，工作速度的限制，它们在芯片区和功耗方面总体上劣于模拟PLL，另外，在为了减少芯片外壳上的引出端方面也如此。
因此，本发明的目的在于提供一种更实惠的压控振荡器，它能以低功率工作在高频之下，在进行高速数据传输之时可使用低频输入时钟，因此可以减少芯片外壳上引出端的数目。
根据本发明，此目的是通过为压控振荡器提供多个VCO级来实现的，其每级以差分放大器形式实现，且放大器负载是由两个交叉耦合栅极器件和两个连成二极管形的栅极器件构成，且其中差分输入被加到与输入对耦合的源极以及两个下拉栅极器件上。
根据本发明另一实施例，栅极器件连接成能提供作为控制电压VcT的函数的源偏电流。
栅极器件M1减少后的栅压最好使源电流增加，进而增加振荡频率。
每个VCO级最好提供两个电平移位器，用于将差分振荡器信号转成单端时钟输出，且其中称作地的差分输入被加到两个NMOS器件上。
每个电平移位器都优化地提供两个PMOS器件，它可形成一个电流镜，并对输出Q提供上拉。
根据本发明的压控振荡器最好包括在数字数据通信系统的时钟相位对准器中，该压控振荡器包括带有与状态机交互作用以用于数据处理的相位和频率检测器和数据转换相位检波器的锁相环。
图1是电路示意图，示出在本发明的压控振荡器中所包括的时钟相位对准器块；
图2是电路示意图，示出根据图1的相位对准器块的锁相环；
图3是电路示意图，示出图2所示PLL的VCO；
图4是电路示意图，示出图3的VCO的VCO级；
图5是电路示意图，示出图4所示VCO级的电平移位器；
图6是电路示意图，示出图2的PLL的分频器；
图7是电路示意图，示出图1的时钟相位对准器块的时钟发生器。
图1中的电路图示出用于与第二电路通讯的第一电路中所用的时钟相位对准器块的结构。时钟相位对准器块包括PLL10，时钟发生器11，数据转换相位检波器12、状态机13和晶体振荡器14。
具体实现时钟相位对准操作的块是交互地工作的数据相位检波器12和状态机13。时钟由晶振14产生，且提供有8个200MHz时钟信号的PLL10具有等间隔的相位。PLL在相位对准操作中并不交互工作。
输入到时钟相位对准器块的是互补数据输入RXD和RXDN，它们是从LVDS输入缓冲器上提供的。当从第二电路或向第二电路收/发训练序列时，内部产生的锁定LOCK信号为低。当信号LOCK低时，时钟相位对准器将只对应上升数据转变的时刻。在LOCK为高时，时钟相位对准器则在上升沿和下降沿之间交替。在上升沿和下降沿之间交替的好处在于由于失真引起的RX数据的系统相位误差是平均的，而不取决于数据的样式。但此操作在获取时钟相位对准器时必须被抑制，因为有可能陷入亚稳定相位状态。时钟相位对准器是TXCL，发射方向时钟RXDATA，它是重定时序的数据输入和RXCL，它是相位对准时钟。
如图2所示，PLL电路包括一个压控振荡器(VCO)15、一个相位和频率检波器16、一个电荷泵17、一个电流基准电路8、一个分频器19和环路滤波器20。
VCO15以差分4级环形振荡器形式构成。不依赖于选定的输出时钟频率选择，VCO总是工作在200MHz。由VCO提供8个多相时钟输出Q1-Q8，其相对相位不同。由于电路的对称性，8个时钟输出以45度等相位间隔排开，并与625ps的时间增量相对应。这些时钟是提供给时钟相位对准器的，该对准器是用于选通输入数据的8个时钟选定的一个(或分频的时钟)。
每个VCO级21都是以差分放大器形式实现的。该放大器负载是由交叉耦合的器件M5和M6以及连成二极管状的两个器件M8和M9构成的。该差分输入是加到与输入对M2和M3相耦合的源极上的，以及加到两个下拉器件M4和M7上的。
差分放大器信号由电平移位器22转换成单端时钟输出的(见图5)。称为地的差分输入加到NMOS器件M41和M51上。两个PMOS器件M21和M31形成一个电流镜并对输出Q提供上拉。器件M1提供控制电压VCT的函数的源偏电流。当器件M1的栅压降低时，源极电流则增加，进而使振荡频率增加。
序列相位和频率检波器16用于将分频的振荡器时钟与基频相比较。该相位检波器的概念在此领域早已是公知的。该相位检波器提供输出UP和DO，其互补性受电荷泵17控制。
分频器利用10为分频系数将200MHz的振荡频率分成20MHz的基频。该分频器还必须在整个振荡器频率范围内正确工作。此要求在最大可能的振荡频率下都要满足，因为不是这样的话，该PLL10将会陷入死锁模式下。但使振荡器要在较低频边缘不会停振却不是一种要求。在较低频的边缘，分频器将无法工作，使其通过进入自振方式而不能提供外余时钟。
分频器的设计方案如图6所示，DFF和DD被联成触发器形，并且使时钟频率被2除。DFF的DA、DB和DC是同步计数器样构造的，并以5除其时钟DDN。通过对电路的模拟，可以证实，分频器可在VCO15的上端频率边缘稳定地工作。
环路滤波器20确定PLL的动态参数。在规一化状态下，自然频率和阻尼系数设定为：
fN＝fREF/40＝0.5MHz
S＝1.41
时钟相位对准器块的时钟发生器11如图7所示，并为发射方向(TXCL)和接收方向(RXCL)提供单独的时钟。接收时钟CLRX的时钟相位受异步相位对准器逻辑控制，它借助多路复用器23选择振荡器的适当时钟相位。此外，此模块还含有两个三级波动计数器，以根据选项来提供200MHz或100MHz、或50MHz或25MHz的内时钟频率。另一个2分频器要产生第二电路的发射时钟，它设定为波特率的一半。
时钟多路复用器选择输入端S(1∶8)是1/n编码的，以选择一个时钟相位，在所有其它选择输入设为低时，该对应选择输入设为高。假定时钟选择器是步进递增或步进递减的。为了防止时钟在其工作期间被截取，为防止时钟短时脉冲波形干扰，需要在选定时钟相位及其相邻时钟为低时使选定的输入改变。
真正的时钟输出及其互补输出是由两个单独多路复用器形成的，其益处在于不管脉冲的失真，其对应的时钟沿保持精确地按时对准。另外，还建议使用对称NAND(与非)门，它对每个输入端提供相等的传播延时。多路复用器模块23的定制布线是需要的，以便互联电容相等。
缓冲的输出通过PLL的一部分的IO电路控制分频器。由输出Q提供选定的时钟相位。时钟多路复用器23的输出Q8控制发射时钟的3级脉动计数器，进而控制PLL，以由IO电路钟控分频。在模式控制之下的栅极输入并选择适当的时钟频率。
由专用的脉动计数器及其相关模式选择栅极产生接收时钟。此模块是被时钟多路复用器23的多路复用的时钟输出Q钟控的。因此其相位可借助选择输入S(1∶8)以625ps为增量加以调节。因此，相对相位增量则取决于选定的频率模式，对于fclock_int＝200MHz的最大45度减到最小时钟频率fclock_int＝25MHz的5.6度。
本发明并不局限于上述实施例，在本发明的范围内可以有多种变型。

Claims (5)

1.一种用于锁相环中的压控振荡器(15)，用于进行为从包括未知相位的数字数据的数据流输入中恢复数据脉冲时所用的时钟倍增，
其特征在于：
该压控振荡器包括多个压控振荡器级(21)，每级(21)以差分放大器实现，该放大器负载是由两个交叉耦合的栅极器件(M5和M6)以及两个连接成二极管的栅极器件(M8和M9)构成，且差分输入被加到与输入对(M2和M3)耦合的源上，以及两个下拉栅极器件(M4和M7)上，每个压控振荡器级(21)都具有两个电平移位器(22)，用于将差分放大器信号转换成单端时钟输出。
2.如权利要求1的压控振荡器，其特征在于，栅极器件(M1)减小的栅压使源电流增加，进而提高振荡频率。
3.如权利要求1的压控振荡器，其特征在于称作地的差分输入加到两个NMOS器件(M4和M5)上。
4.如权利要求1的压控振荡器，其特征在于，每个电平移位器具有两个PMOS器件(M21和M31)，形成一个电流镜并对输出Q提供上拉。
5.一种用于数字数据通信系统的时钟相位对准器，其特征在于它包括带有与状态机(13)交互用于数据处理的相位和频率检波器(16)和数据转换相位检波器(12)的锁相环电路(10)，其中该时钟相位对准器还包括时钟发生器(11)以及一个晶体振荡器(14)，并且，所述锁相环电路(10)包括如权利要求1-4任何之一的压控振荡器(15)。
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