CN1173473C - 零功率通电复位电路 - Google Patents

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Abstract

一种通电复位电路，包括在电源上升期间用于建立充电的第一充电级(162)。第一充电级的上升电压被感测并用以控制装置(122)对第二充电级(164)充电。当第二充电级达到第一电压电平时，电路(130)反转，将第一电位下拉至地电位。第一充电级(162)的接地被反馈到充电装置(122)，后者关闭其功耗元件并将第一电压电平维持在第二充电级(164)。

Description

零功率通电复位电路
技术领域
本发明涉及通电复位电路，尤其涉及用于半导体器件的通电复位电路。
背景技术
当电源(Vcc)施加到半导体器件上时，器件中的各种元件以基本上随机的方式接受电源。一种可能的结果是当Vcc达到稳态电平时为不确定的状态。同样，某些元件诸如触发器需要一个设定时间使元件达到一个稳态工作条件。这样一种电路称为通电复位(POR)电路，它用以保证半导体器件中的元件保持于复位状态，直至获得一个稳定的Vcc。POR使器件元件用复位信号保持于复位，当达到稳态条件时才撤除该复位信号。
随着膝上型计算机、PDA(个人数字助理)之类的数字装置、蜂窝电话等等的大量应用，人们日益要求维持低功耗。考虑这个问题的主要领域是POR电路的设计。这种电路仅仅在通电期间才运行，然后，理想地变成不工作并不消耗电能。因此，希望有这样一种POR电路，在其不工作(或稳态)条件下，能使其断电以保存电能。
发明内容
本发明的一种通电复位电路，包括：响应于上升的电源电压输出一电压电平的第一电容器；电耦合到所述第一电容器，响应于一个触发信号提供一个地电位的反相器所述反相器在受到触发时将所述第一电容器的电压电平保持在地电位；以及电耦合到所述反相器，响应于所述第一电容器的上升电压电平提供一个触发信号的触发信号电路，该触发信号电路包括一对串联耦合的零电压阈值晶体管；将第一电容器耦合到所述一对零电压阈值晶体管的反馈通路。
本发明的一种通电复位电路，包括：当电源电压增大时，提升节点A电位的第一电容器；电耦合于节点A，响应于节点A的上升电位以提升节点B的电位的一对串联耦合的N沟道晶体管；电耦合于节点B，响应于节点B的上升电位以提升节点C的电位的充电电路，该充电电路延迟在节点C提升电位的开始时间；以及当节点C达到第一电压电平时，保持节点A的电位为地电位的第一反相器，该第一反相器具有电耦合到节点C的输入端以接收节点C的电位，该第一反相器还具有电耦合到节点A的输出端。
本发明的一种通电复位电路，包括：连接到第一电位的电源线；地线；耦合于电源线与节点A之间的第一电容器；具有输入端和输出端的反相器，其输出端耦合到节点A；耦合于反相器输入端与地线之间的第二电容器；电耦合到节点A，用以输出一跟随节点A的电位的电压电平的电压检测级(162)，该电压检测级包括耦合于电源线与地线之间的一对串联连接的N沟道晶体管，每个晶体管的栅极耦合到节点A；以及向第二电容器充电的充电电路，该充电电路具有耦合以接收电压检测级的输出电压的输入端，该充电电路还具有耦合到第二电容器的输出端。
本发明的一种通电复位电路，包括：电源接线；接地接线；输出节点A；耦合于电源节点与输出节点之间的第一电容器；串联耦合于电源接线与接地接线之间的第一和第二晶体管，该第一和第二晶体管在接地B耦合在一起；串联耦合于电源接线与接地接线之间的第三和第四晶体管，该第三和第四晶体管在节点C耦合在一起，第三和第四晶体管的每一个的栅极耦合到节点B；耦合于节点C与接地接线之间的第二电容器；其输入端耦合到节点C，其输出端耦合到节点A的第一反相器；以及将输出节点耦合到第一和第二晶体管栅极的反馈通路。
附图说明
附图表示本发明的POR电路的示意图。
具体实施方式
参见附图，本发明的通电复位电路100包括两个输出POR和 POR，它们分别在电路100的前端提供一个复位信号和一个有效低复位信号。POR信号由反相器106和102驱动， POR信号由反相器104驱动，它简单地将反相器102的输出反个相。包括每个反相器在内的晶体管的宽—长(W/L)比是给定的。最高比例限定了P型沟道器件的器件尺寸，而最低比例限定了N型沟道器件的尺寸。图中举例反相器130的内部表示，表示晶体管及其相应的W/L比。除了反相器之外，图中也示出了组成电路的晶体管的W/L比。
通电复位电路的后端包括由N型沟道晶体管150组成的电压检测级162，该晶体管150的源—漏极耦合在电源线110与节点B之间。N沟道晶体管152具有相同的源—漏极耦合在节点B与地之间。每个N沟道晶体管150、152都是一种零阈值电压(Vt＝0V)器件。
往前看，节点B耦合到晶体管140和142的栅极，它们构成了充电电路164。晶体管140是一种P沟道器件，其源极耦合到电源线110，其漏极耦合到一个N沟道、零阈值电压晶体管142的漏极。晶体管142的源极耦合到地。
继续往前看，晶体管对140/142的漏极—漏极连接节点C耦合到反相器130的输入端。节点C还经由电容器122耦合至地。反相器130的输出耦合至节点A，后者依次经由电容器120耦合到电源线110。反馈通路160由节点A提供以驱动晶体管150和152的栅极。
操作时，当电源最初施加到电路时，电源线110开始从零电压斜线上升。当电容器120开始充电时，节点A的电压Va跟随电源线110的电压Vpower rail。当VA增加到0V以上时，晶体管150、152开始导通。由于晶体管152的栅极耦合至节点A，它立即开始导通，晶体管152的源极耦合至地，Vt＝0V，且因电源上升期间维持条件VA≥0V，故该期间将维持Vt＝0V。此具有将节点B的电位VB降低到地电位的效果。因此，晶体管150开始导通，因为其Vgs也大于Vt＝0V。这将趋向于驱动VB从地电位至Vpower rail。然而，晶体管142的栅极—源极电容较大；从图中可见，晶体管142的W/L之比为3.1/117。此具有延迟VB上升的效果，结果VB将滞后于Vpower rail。
继续下一级，如果VB滞后于Vpower rail一个足够的量，P沟道晶体管140将开始导通，由此允许电荷累积在电容器122上。当VB继续上升时，晶体管142开始导通，因为其Vt＝0V，且VB为正。由于从晶体管140流动的电荷在电容器122与晶体管142之间分开，这将趋向于减慢电容器122的充电时间。由于电容器充电，节点C的电压Vc开始上升。Vc继续上升直至其达到反相器130的反转点，即组成该反相器的N沟道器件的阈值电压。当此发生时，节点A经由反相器130的N沟道器件耦合到地，由此使节点A的电压VA至地。
结果，由于节点A至晶体管栅极的反馈通路160，晶体管150、152的栅极电位变为地电位。由于VB在该点为正，使晶体管150栅极接地的结果是使晶体管截止，因为其Vgs变得小于晶体管的阈值电压。然而，晶体管152保持导通，因为Vgs＝0V，其Vt为0V。这些情况的组合趋向于驱动VB至地电位。尽管VB变为地电位，晶体管150仍保持截止，即使栅极电位为0V，BB为0V。晶体管150导通的任何趋向将驱动VB位于晶体管的栅极电位之上，它通过至节点A的反馈路径160维持于0V，由此使其截止(Vt＝0V)。VB通过晶体管152被驱动回到地，这样，VB保持在地电位。
由于Vgs＝VB-Vpower rail，在这一点上小于晶体管的Vt，P沟道晶体管140保持导通。电容器122通过晶体管140维持其充电，由此在反相器130的输入端维持一个HI，并在其输出端产生一个常数L0(即地)。这样，节点A接地。因此，晶体管150、152维持于其当前状态(经由反馈通路160)；即，晶体管152导通，(因为Vgs＝Vt＝0V)，晶体管150维持截止，因为晶体管导通的任何倾向将因其栅极电位上VB的上升而抵消。当VB维持于地电位时，晶体管140维持导通，而晶体管142截止。这种情况表示一个逻辑HI加到反相器130，后者输出一个L0，由此保持节点A接地。
因此，在稳态条件下，可见没有功耗级。晶体管152维持导通，以保持节点B在地电位，而且，由于晶体管150截止，没有电流从电源流经晶体管152。晶体管140用以向反相器130提供一个逻辑HI，由此在节点A维持一个L0，后者反馈到晶体管152等等，维持该稳态条件。由于没有放电通路，电容器120和122维持其充电状态，故在稳态条件下不会分散能量。
如上所述，通过由电压检测级162、充电电路164以及电容器122组成的触发信号电路对反相器130的触发驱动节点A接地，由此使电路进入零功耗稳态条件。有两个因素影响反相器130的触发。第一个因素是对电容器122建立的充电，正是对电容器的充电使Vc上升到正电压。可以调节电容器122的充电时间，使电源在达到所需电压电平Vcc之前不达到反相器130的反转点。如图所示，电容器的容量为2.2226pF时将呈现所需的效果。
第二个因素是N沟道晶体管142的尺寸。由晶体管的大栅极区域产生的高地—源电容(W/L为3.1/117)允许VB滞后于Vpower rail。此外，VB必须位于一个比Vpower rail足够低的电位，使P沟道晶体管140的Vgs变得低于其阈值电压，允许晶体管140导通，向电容器122充电。采用已知的模拟和设计技术，确定3.1/117的W/L比是适当的。

Claims (26)

1.一种通电复位电路，包括：
响应于上升的电源电压输出一电压电平的第一电容器(120)；
电耦合到所述第一电容器，响应于一个触发信号提供一个地电位的反相器(130)所述反相器在受到触发时将所述第一电容器的电压电平保持在地电位；以及
电耦合到所述反相器，响应于所述第一电容器的上升电压电平提供一个触发信号的触发信号电路(162，164，122)，该触发信号电路包括一对串联耦合的零电压阈值晶体管(152，154)；
将第一电容器(120)耦合到所述一对零电压阈值晶体管的反馈通路。
2.如权利要求1所述的复位电路，其特征在于所述第一电容器(120)耦合于电源电压与节点A之间，当电源电压开始增大时产生一个上升电压电平。
3.如权利要求2所述的复位电路，其特征在于所述反相器具有接收所述触发信号的输入端，和耦合到所述节点A的输出端。
4.如权利要求3所述的复位电路，其特征在于所述触发信号电路包括耦合于所述反相器的输入端与地之间的第二电容器(122)，所述触发信号为第二电容器两端的第一电压电位。
5.如权利要求4所述的复位电路，其特征在于所述触发信号电路进一步包括响应于所述第一电容器的上升电压电平，将所述第二电容器充电达到与所述第一电压电位相等的一个电平的电路(164)。
6.如权利要求3所述的复位电路，其特征在于所述触发信号电路进一步包括：耦合于所述反相器的输入端与地之间的第二电容器(122)；
在节点C与一个N沟道器件(142)串联耦合的P沟道器件(140)，该节点C耦合到第二电容器，通过该节点C对该第二电容器充电；以及
所述一对零电压阈值晶体管耦合于节点B，该节点B耦合到所述P沟道和N沟道器件的栅极；
所述反馈通路将节点A耦合到所述一对零电压阈值晶体管中的每个零电压阈值晶体管的栅极。
7.如权利要求6所述的复位电路，其特征在于N沟道器件为零阈值电压器件。
8.一种通电复位电路，包括：
当电源电压增大时，提升节点A电位的第一电容器(120)；
电耦合于节点A，响应于节点A的上升电位以提升节点B的电位的一对串联耦合的N沟道晶体管(150，152)；
电耦合于节点B，响应于节点B的上升电位以提升节点C的电位的充电电路(164)，该充电电路延迟在节点C提升电位的开始时间；以及
当节点C达到第一电压电平时，保持节点A的电位为地电位的第一反相器(130)，该第一反相器具有电耦合到节点C的输入端以接收节点C的电位，该第一反相器还具有电耦合到节点A的输出端。
9.如权利要求8所述的复位电路，其特征在于进一步包括第二反相器(106)，该第二反相器具有耦合到节点A的输入端和提供一个复位信号的输出端。
10.如权利要求8所述的复位电路，其特征在于所述第一电压电平为所述第一反相器的反转点。
11.如权利要求8所述的复位电路，其特征在于进一步包括电源端和接地端，其中，第一电容器耦合于电源端与接地端之间。
12.如权利要求8所述的复位电路，其特征在于N沟道晶体管为零阈值电压器件。
13.如权利要求8所述的复位电路，其特征在于所述充电电路包括P沟道晶体管，该P沟道晶体管的源极和漏极耦合于电源端与节点C之间，其栅极耦合到节点B。
14.如权利要求13所述的复位电路，其特征在于所述充电电路包括N沟道、零阈值电压器件(142)，该N沟道、零阈值电压器件的漏极和源极耦合于节点C与地之间，其栅极耦合到节点B。
15.如权利要求14所述的复位电路，其特征在于进一步包括耦合于节点C与地之间的第二电容器(122)。
16.如权利要求13所述的复位电路，其特征在于N沟道晶体管为零阈值电压器件。
17.一种通电复位电路，包括：
连接到第一电位的电源线(110)；
地线；
耦合于电源线与节点A之间的第一电容器(120)；
具有输入端和输出端的反相器(130)，其输出端耦合到节点A；
耦合于反相器输入端与地线之间的第二电容器(122)；
电耦合到节点A，用以输出一跟随节点A的电位的电压电平的电压检测级(162)，该电压检测级包括耦合于电源线与地线之间的一对串联连接的N沟道晶体管，每个晶体管的栅极耦合到节点A；以及
向第二电容器充电的充电电路(164)，该充电电路具有耦合以接收电压检测级的输出电压的输入端，该充电电路还具有耦合到第二电容器的输出端。
18.如权利要求17所述的复位电路，其特征在于所述充电电路包括用以延迟向第二电容器充电的开始时间的N沟道晶体管(142)。
19.如权利要求17所述的复位电路，其特征在于所述每个晶体管具有零阈值电压。
20.如权利要求17所述的复位电路，其特征在于所述一对串联连接的N沟道晶体管耦合在节点B；所述充电电路包括串联耦合于电源线与地线之间的P沟道晶体管和N沟道晶体管，该串联耦合于电源线与地线之间的P沟道晶体管和N沟道晶体管中的每个晶体管的栅极耦合到节点B；该串联耦合于电源线与地线之间的P沟道晶体管和N沟道晶体管中的P沟道晶体管的源极和N沟道晶体管的漏极耦合以向第二电容器充电。
21.一种通电复位电路，包括：
电源接线；
接地接线；
输出节点A；
耦合于电源节点与输出节点之间的第一电容器；
串联耦合于电源接线与接地接线之间的第一和第二晶体管，该第一和第二晶体管在接地B耦合在一起；
串联耦合于电源接线与接地接线之间的第三和第四晶体管，该第三和第四晶体管在节点C耦合在一起，第三和第四晶体管的每一个的栅极耦合到节点B；
耦合于节点C与接地接线之间的第二电容器；
其输入端耦合到节点C，其输出端耦合到节点A的第一反相器；以及
将输出节点耦合到第一和第二晶体管栅极的反馈通路。
22.如权利要求21所述的复位电路，其特征在于第一和第二晶体管为零阈值电压N沟道器件。
23.如权利要求21所述的复位电路，其特征在于第三晶体管为P沟道器件，第四晶体管为零阈值电压N沟道器件。
24.如权利要求21所述的复位电路，其特征在于第一和第二晶体管为零阈值电压N沟道器件，第三晶体管为P沟道器件，第四晶体管为零阈值电压N沟道器件。
25.如权利要求24所述的复位电路，其特征在于进一步包括其输入端耦合到输出节点的第二反相器，由此，输出节点用作复位信号，第二反相器的输出用作复位信号的互补信号。
26.如权利要求25所述的复位电路，其特征在于进一步包括其输入端耦合到第二反相器输出端的第三反相器，耦合到第三反相器输出端的第四反相器，由此，第三反相器的输出用作复位信号，第四反相器的输出用作复位信号的互补信号。
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WO (1) WO1999027652A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288587B1 (en) * 1999-04-07 2001-09-11 National Science Council Of Republic Of China CMOS pulse shrinking delay element with deep subnanosecond resolution
US6362669B1 (en) * 2000-04-10 2002-03-26 Xilinx, Inc. Structure and method for initializing IC devices during unstable power-up
US6288584B1 (en) 2000-10-05 2001-09-11 Pericom Semiconductor Corp. Zero standby-current power-on reset circuit with Schmidt trigger sensing
DE10146831B4 (de) 2001-09-24 2006-06-22 Atmel Germany Gmbh Verfahren zur Erzeugung eines zeitlich begrenzten Signals
US6747492B2 (en) 2002-06-18 2004-06-08 Koninklijke Philips Electronics N.V. Power-on reset circuit with current shut-off and semiconductor device including the same
US6744291B2 (en) 2002-08-30 2004-06-01 Atmel Corporation Power-on reset circuit
US7348814B2 (en) 2004-08-24 2008-03-25 Macronix International Co., Ltd. Power-on reset circuit
US7934042B2 (en) * 2004-10-14 2011-04-26 International Business Machines Corporation Voltage indicator signal generation system and method
US7131092B2 (en) * 2004-12-21 2006-10-31 Via Technologies, Inc. Clock gating circuit
US20070001721A1 (en) * 2005-07-01 2007-01-04 Chi-Yang Chen Power-on reset circuit
KR101003151B1 (ko) * 2009-05-14 2010-12-21 주식회사 하이닉스반도체 반도체 메모리 장치의 파워 업 신호 생성 회로
US9092045B2 (en) 2013-04-18 2015-07-28 Freescale Semiconductor, Inc. Startup circuits with native transistors
US10254317B1 (en) 2018-04-17 2019-04-09 Nxp Usa, Inc. Low-current circuits for supply voltage level detection
US12489440B2 (en) 2023-10-06 2025-12-02 Nxp B.V. Power-on reset circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4409501A (en) * 1981-07-20 1983-10-11 Motorola Inc. Power-on reset circuit
US4634904A (en) * 1985-04-03 1987-01-06 Lsi Logic Corporation CMOS power-on reset circuit
US4746822A (en) * 1986-03-20 1988-05-24 Xilinx, Inc. CMOS power-on reset circuit
FR2616602B1 (fr) * 1987-06-12 1989-10-13 Thomson Semiconducteurs Circuit de remise sous tension pour circuit integre en technologie mos
JP3409938B2 (ja) * 1995-03-02 2003-05-26 株式会社東芝 パワーオンリセット回路
DE69624786D1 (de) * 1996-02-02 2002-12-19 St Microelectronics Srl Einschalt-Rücksetzschaltung mit Nullverbrauch
US5703510A (en) * 1996-02-28 1997-12-30 Mitsubishi Denki Kabushiki Kaisha Power on reset circuit for generating reset signal at power on

Also Published As

Publication number Publication date
JP2001527303A (ja) 2001-12-25
DE69840271D1 (de) 2009-01-08
KR20010024289A (ko) 2001-03-26
NO20002194L (no) 2000-07-24
TW420906B (en) 2001-02-01
HK1033216A1 (zh) 2001-08-17
EP1034619A1 (en) 2000-09-13
MY114494A (en) 2002-10-31
EP1034619B1 (en) 2008-11-26
NO20002194D0 (no) 2000-04-27
WO1999027652A1 (en) 1999-06-03
CA2303234A1 (en) 1999-06-03
EP1034619A4 (en) 2003-09-10
CN1290426A (zh) 2001-04-04
US5936444A (en) 1999-08-10

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