CN120933242A - 一种半导体结构及其制作方法 - Google Patents

一种半导体结构及其制作方法

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Abstract

本申请实施例提供了一种半导体结构及其制作方法，该半导体结构包括：斜切角衬底和位于斜切角衬底一侧的掩膜层，掩膜层包括贯穿掩膜层的通孔，至少部分外延层位于通孔内，外延层自通孔暴露的斜切角衬底上外延生长，外延层中的部分位错偏离通孔的延伸方向，终止于通孔的侧壁，从而降低了半导体结构的位错密度，改善了晶体质量，提升了半导体器件的特性。

Description

一种半导体结构及其制作方法
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构及其制作方法。
背景技术
随着科技发展，III-V族化合物半导体以氮化镓(GaN)、砷化镓(GaAs)和磷化铟(InP)为典型代表，逐渐成为当前研究热点，其适用于制作高速、高频、大功率以及发光电子器件，因此具有广阔的应用前景。
衬底上外延生长III-V族化合物仍有许多待解决的问题，例如材料之间的晶格失配、极性效应/非极性效应、热膨胀系数差异大等，容易造成异质外延出现位错，位错主要为[0001]晶向的线位错；当III-V族化合物半导体膜层厚度达临界值，易出现龟裂，造成器件性能退化和失效。
发明内容
有鉴于此，本申请实施例提供了一种半导体结构及其制作方法，以解决现有技术中半导体膜层位错较多的技术问题。
根据本申请的一个方面，本申请一实施例提供的一种半导体结构。半导体结构包括：斜切角衬底；位于所述斜切角衬底一侧的掩膜层，所述掩膜层包括贯穿所述掩膜层的通孔；外延层，至少部分所述外延层位于所述通孔内。
根据本申请的另一个方面，本申请一实施例提供的一种半导体结构的制作方法。该半导体结构的制作方法包括：提供斜切角衬底；在所述斜切角衬底一侧，制作掩膜层；刻蚀所述掩膜层，形成贯穿所述掩膜层的通孔；自所述通孔制作外延层。
本申请实施例提供了一种半导体结构及其制作方法，该半导体结构包括：斜切角衬底和位于斜切角衬底一侧的掩膜层，掩膜层包括贯穿掩膜层的通孔，至少部分外延层位于通孔内，外延层自通孔暴露的斜切角衬底上外研生长，外延层中的部分位错偏离通孔的延伸方向，终止于通孔的侧壁，从而降低了半导体结构的位错密度，改善了晶体质量，提升了半导体器件的特性。
附图说明
图1所示为本申请一实施例提供的一种半导体结构的结构示意图；
图2所示为图1中一种斜切角衬底和掩膜层的立体结构示意图；
图3所示为图1中另一种斜切角衬底和掩膜层的立体结构示意图；
图4所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图5所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图6所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图7所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图8所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图9所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图10所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图11所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图12所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图13所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图14所示为本申请一实施例提供的另一种半导体结构的结构示意图；
图15至图19为本申请一实施例制作半导体结构的中间结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。
为了降低半导体结构的位错密度，本申请提供了如下技术方案：
图1所示为本申请一实施例提供的一种半导体结构的结构示意图，如图1所示，半导体结构包括：斜切角衬底10；位于斜切角衬底10一侧的掩膜层20，掩膜层20包括贯穿掩膜层的通孔201；外延层30，至少部分外延层30位于通孔201内。
具体地，如图1所示，掩膜层20位于斜切角衬底10的一侧，通孔201贯穿掩膜层20，外延层30自通孔201暴露的斜切角衬底10外延生长。由于衬底是具有斜切角的材料，外延层中的部分位错，如位错A，偏离通孔的延伸方向，并终止于通孔的侧壁，从而降低半导体结构的位错密度。例如，斜切角衬底是单晶硅，其表面为具有斜切角的(111)晶面，(111)晶面的法线方向偏离通孔的延伸的方向，穿透位错一般沿c轴方向延伸，即位错A沿着(111)晶面的法线方向延伸，因此，随着外延层在通孔内生长，位错A逐渐偏离通孔的延伸方向，并终止于通孔的侧壁，从而降低了半导体结构的位错密度。
需要说明的是，通孔的延伸方向是指，在平行于斜切角衬底所在平面的方向上，通孔所有截面的中心点连线。
可选地，图2所示为图1中一种斜切角衬底和掩膜层的立体结构示意图，如图2所示，通孔201在斜切角衬底10上的投影形状是条形；图3所示为图1中另一种斜切角衬底和掩膜层的立体结构示意图，如图3所示，通孔201在斜切角衬底10上的投影形状是方形；可选地，通孔在斜切角衬底上的投影形状是圆形、六边形或其他形状，本领域技术人员可根据实际需求设置通孔形状。
在一个实施例中，如图1所示，斜切角衬底10包括被通孔201暴露的第一暴露面101，第一暴露面101具有斜切角α，斜切角α的范围为0.1°～20°。具体地，斜切角α适当增大，可以增大位错A偏离通孔延伸方向的角度，提高位错终止于通孔侧壁的可能性，从而进一步降低半导体结构的位错密度；可选地，斜切角α不大于20°。然而，斜切角α过大(例如斜切角α大于30°)会引起第一暴露面的晶面变化，导致外延速率降低。
可选地，斜切角α的范围为0.2°～8°。具体地，由于衬底和半导体材料的物理特性，小角度斜切角α可以进一步改善位错密度。可选地，倾斜角α为0.2°、0.8°、1°、2°、4°或者8°，本领域技术人员可以根据实际需要选择合适的倾斜角数值。例如，斜切角衬底为蓝宝石时，斜切角为0.2°；斜切角衬底为GaN、SiC时，斜切角为4°。
在一个实施例中，斜切角衬底10为单晶硅、单晶锗或单晶硅锗时，第一暴露面101具有偏离(111)晶面的斜切角α；或者，斜切角衬底10为单晶碳化硅或蓝宝石时，第一暴露面101具有偏离(0001)晶面的斜切角α。具体地，单晶硅、单晶锗和单晶硅锗的(111)晶面，以及单晶碳化硅和蓝宝石的(0001)晶面，更有利于后续外延层30外延生长。
需要说明的是，例如，斜切角衬底10为单晶硅、单晶锗或单晶硅锗时，第一暴露面101具有偏离(111)晶面的斜切角α，第一暴露面101所在平面即斜切角衬底10所在平面，斜切角衬底10所在平面和(111)晶面之间的角度之差为α。
在一个实施例中，图4所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图4所示，斜切角衬底10为单晶硅、单晶锗或单晶硅锗，斜切角衬底10包括被通孔201暴露的第二暴露面102，第二暴露面102的晶面为(111)晶面。具体地，斜切角衬底10表面经碱液刻蚀，形成凹槽，凹槽底部为具有(111)晶面的第二暴露面102，(111)晶面有利于后续外延层30外延生长。
可选地，如图4所示，第二暴露面102所在平面不平行于斜切角衬底10所在平面。具体地，斜切角衬底10为单晶硅、单晶锗或单晶硅锗，斜切角衬底10所在平面具有偏离(111)晶面的斜切角α，第二暴露面102的晶面为(111)晶面，因此，斜切角衬底10所在平面和第二暴露面102之间的夹角为斜切角α，也就是说，第二暴露面102所在平面不平行于斜切角衬底10所在平面。
在一个实施例中，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状为矩形、梯形、平行四边形和不规则五边形中的任一种。
可选地，如图1所示，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状为矩形，这可以通过干法刻蚀形成，刻蚀方向垂直于掩膜层20所在平面；如图4所示，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状为不规则五边形，这可以通过在图1所示的通孔201中增加碱液刻蚀步骤，得到的通孔截面形状为不规则五边形。
可选地，图5所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图5所示，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状为梯形，具体地，通孔201的截面形状为等腰梯形；可选地，通孔201的截面形状为直角梯形(未图示)；可选地，因工艺误差，通孔201的截面形状为下底角不同的普通梯形(未图示)。可选地，图6所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图6所示，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状为不规则五边形，这可以通过对图5所示的通孔201增加碱液刻蚀步骤，得到的通孔截面形状为不规则五边形。
可选地，图7所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图7所示，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状为平行四边形，这可以通过干法刻蚀形成，刻蚀方向不垂直于掩膜层20所在平面。可选地，图8所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图8所示，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状为不规则五边形，这可以通过对图7所示的通孔201增加碱液刻蚀步骤，得到的通孔截面形状为不规则五边形。
在一个实施例中，如图1所示，通孔201的延伸方向垂直于斜切角衬底10所在平面。具体地，在垂直于斜切角衬底10所在平面的方向上，通孔201的截面形状是矩形。
在一个实施例中，如图8所示，通孔201的延伸方向B1与斜切角衬底10的晶向B2位于竖轴z的不同侧，竖轴z垂直于斜切角衬底10所在平面。具体地，如图8所示，位错沿着斜切角衬底10的晶向B2延伸，较易终止于通孔的侧壁，从而降低半导体结构的位错密度。如果通孔的延伸方向与斜切角衬底的晶向位于竖轴的同一侧，即位错沿着通孔的延伸方向，那么位错能终止于通孔侧壁的概率降低，半导体结构的晶体质量不如图8所示的半导体结构的晶体质量。
在一个实施例中，如图1所示，外延层30包括第一外延层31和第二外延层32，第一外延层31位于通孔201内，第二外延层32位于掩膜层20远离斜切角衬底10的一侧。具体地，先在通孔201外延形成第一外延层31，再在掩膜层20远离斜切角衬底10的一侧，第一外延层31侧向外延、愈合形成第二外延层32。其实，第一外延层31侧向外延的过程，位错也会进一步降低。
在一个实施例中，图9所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图9所示，自斜切角衬底10指向掩膜层20的方向，第二外延层32包括：依次层叠的N型半导体层302、有源层303和P型半导体层304。具体地，掩膜层20上制作的N型半导体层302、有源层303和P型半导体层304具有较低的位错密度，改善半导体结构的晶体质量，以提高最终制作的发光器件的发光效率。
可选地，以第二外延层32是GaN基材料为例，N型半导体层302为N型GaN、有源层303为GaN和GaN基三元或四元化合物构成的多量子阱层、P型半导体层304为P型GaN。可选地，如图9所示，第一外延层31包括缓冲层301，缓冲层301用于将外延层愈合成平坦表面，利于后续制作平坦的半导体膜层；可选地，第一外延层31包括成核层和缓冲层。可选地，图9未示意电极结构，该半导体结构可以是制作发光器件的中间结构。
在一个实施例中，图10所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图10所示，自斜切角衬底10指向掩膜层20的方向，第二外延层32包括：依次层叠的沟道层306和势垒层307。具体地，掩膜层20上制作的沟道层306和势垒层307具有较低的位错密度，改善半导体结构的晶体质量，以提高最终制作的功率器件的功率效率。
可选地，以第二外延层32是GaN基材料为例，沟道层306为GaN，势垒层307为AlGaN。可选地，如图10所示，第一外延层31包括缓冲层301，缓冲层301用于将外延层愈合成平坦表面，利于后续制作平坦的半导体膜层；可选地，第一外延层31包括成核层和缓冲层。
在一个实施例中，图11所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图11所示，掩膜层20的通孔201深入至斜切角衬底10的内部，斜切角衬底10表面形成凹槽，凹槽底部是具有斜切角的晶面；外延时，外延层30先填充斜切角衬底10的凹槽、再填充位于掩膜层20的通孔201。可选地，如图11所示，位于掩膜层20的通孔201和凹槽的侧壁均垂直于斜切角衬底10所在平面。
可选地，图12所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图12所示，斜切角衬底10为单晶硅、单晶锗或单晶硅锗时，对斜切角衬底10表面形成的凹槽再进行碱液处理，形成具有(111)晶面的第二暴露面102。
可选地，图13所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图13所示，掩膜层20的通孔201的延伸方向不垂直于斜切角衬底10所在平面，斜切角衬底10表面凹槽的深入方向垂直于斜切角衬底10所在平面，也就是说，掩膜层20的通孔201的延伸方向和斜切角衬底10表面凹槽的深入方向不相同。
需要说明的是，如图13所示，斜切角衬底10为单晶硅、单晶锗或单晶硅锗时，对斜切角衬底10表面形成的凹槽再进行碱液处理，凹槽底部形成具有(111)晶面的第二暴露面。
可选地，图14所示为本申请一实施例提供的另一种半导体结构的结构示意图，如图14所示，通孔201向上的延伸方向B3与斜切角衬底10表面凹槽向下的深入方向B4位于竖轴z的同一侧，位错可以被通孔201侧壁终止，降低位错效果较好。
需要说明的是，如图14所示，斜切角衬底10为单晶硅、单晶锗或单晶硅锗时，对斜切角衬底10表面形成的凹槽再进行碱液处理，凹槽底部形成具有(111)晶面的第二暴露面。
本申请一实施例还提供了一种半导体结构的制作方法，图15至图18为本申请一实施例制作半导体结构的中间结构示意图，如图15至图18所示，制作方法包括：
步骤S1，如图15所示，提供斜切角衬底10。可选地，斜切角衬底为单晶硅、单晶锗、单晶硅锗、单晶碳化硅、蓝宝石中的任一种。具体地，斜切角衬底10可以是商售获得，也可以是取得特定晶面的衬底，再进行斜切获得斜切角α，斜切角α的范围为0.1°～20°；进一步地，斜切角α的范围为0.2°～8°。
步骤S2，如图16所示，在斜切角衬底10一侧，制作掩膜层20。可选地，掩膜层20的材料为SiO2或SiN。可选地，掩膜层20上方制作图案化的光阻层202。
步骤S3，如图17所示，以图案化的光阻层202为掩膜，刻蚀掩膜层20，形成贯穿掩膜层20的通孔201。可选地，如图18所示，去除光阻层202。
步骤S4，如图1所示，自通孔201制作外延层30。具体地，外延时，位错A逐渐偏离通孔的延伸方向，并终止于通孔的侧壁，从而降低半导体结构的位错密度，最终的半导体结构晶体质量较高。
可选地，如图1所示，通孔201内，先外延第一外延层31，到达掩膜层20的上表面所在高度时，第一外延层31侧向外延、愈合形成第二外延层32，最终半导体结构上表面为平坦结构。
在一个实施例中，如图19所示，斜切角衬底10为单晶硅、单晶锗或单晶硅锗，在制作外延层30之前，制作方法还包括：在通孔201内，使用碱性溶液，湿法刻蚀斜切角衬底10，形成被通孔201暴露的第二暴露面102，第二暴露面102的晶面为(111)晶面。具体地，例如由于单晶硅的各向异性，单晶硅在碱性溶液中不同晶向刻蚀速率不一样，采用KOH溶液刻蚀单晶硅，出现各向异性V型刻蚀，获得(111)晶面。(111)晶面更有利于外延结构层(例如Ⅲ-Ⅴ族化合物材料的外延结构层)的外延生长。
本申请实施例提供了一种半导体结构及其制作方法，该半导体结构包括：斜切角衬底和位于斜切角衬底一侧的掩膜层，掩膜层包括贯穿掩膜层的通孔，至少部分外延层位于通孔内，外延层自通孔暴露的斜切角衬底上外研生长，外延层中的部分位错偏离通孔的延伸方向，终止于通孔的侧壁，从而降低了半导体结构的位错密度，改善了晶体质量，提升了半导体器件的特性。
应当理解，本申请使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“一个实施例”表示“至少一个实施例”。在本说明书中，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

Claims (12)

1.一种半导体结构，其特征在于，包括：
斜切角衬底；
位于所述斜切角衬底一侧的掩膜层，所述掩膜层包括贯穿所述掩膜层的通孔；
外延层，至少部分所述外延层位于所述通孔内。
2.根据权利要求1所述的半导体结构，其特征在于，所述斜切角衬底包括被所述通孔暴露的第一暴露面，所述第一暴露面具有斜切角，所述斜切角的范围为0.1°～20°。
3.根据权利要求2所述的半导体结构，其特征在于，所述斜切角衬底为单晶硅、单晶锗或单晶硅锗时，所述第一暴露面具有偏离(111)晶面的所述斜切角；或者，
所述斜切角衬底为单晶碳化硅或蓝宝石时，所述第一暴露面具有偏离(0001)晶面的所述斜切角。
4.根据权利要求1所述的半导体结构，其特征在于，所述斜切角衬底为单晶硅、单晶锗或单晶硅锗，所述斜切角衬底包括被所述通孔暴露的第二暴露面，所述第二暴露面的晶面为(111)晶面。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二暴露面所在平面不平行于所述斜切角衬底所在平面。
6.根据权利要求1所述的半导体结构，其特征在于，所述通孔的延伸方向垂直于所述斜切角衬底所在平面。
7.根据权利要求1所述的半导体结构，其特征在于，所述通孔的延伸方向与所述斜切角衬底的晶向位于竖轴的不同侧，所述竖轴垂直于所述斜切角衬底所在平面。
8.根据权利要求1所述的半导体结构，其特征在于，所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述通孔内，所述第二外延层位于所述掩膜层远离所述斜切角衬底的一侧。
9.根据权利要求8所述的半导体结构，其特征在于，自所述斜切角衬底指向所述掩膜层的方向，所述第二外延层包括：依次层叠的N型半导体层、有源层和P型半导体层。
10.根据权利要求8所述的半导体结构，其特征在于，自所述斜切角衬底指向所述掩膜层的方向，所述第二外延层包括：依次层叠的沟道层和势垒层。
11.一种半导体结构的制作方法，其特征在于，包括：
提供斜切角衬底；
在所述斜切角衬底一侧，制作掩膜层；
刻蚀所述掩膜层，形成贯穿所述掩膜层的通孔；
自所述通孔制作外延层。
12.根据权利要求11所述的制作方法，其特征在于，所述斜切角衬底为单晶硅、单晶锗或单晶硅锗，在制作所述外延层之前，所述制作方法还包括：
在所述通孔内，使用碱性溶液，湿法刻蚀所述斜切角衬底，形成被所述通孔暴露的第二暴露面，所述第二暴露面的晶面为(111)晶面。
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