CN121150737A - 一种非基2-fft的wola结构的信道化接收机fpga实现方法及系统 - Google Patents

Abstract

本发明为了完成基于WOLA结构的信道化接收机的FPGA实现，提出一种非基2‑FFT的WOLA结构的信道化接收机FPGA实现方法及系统，属于软件无线电技术领域。方法为：先确定数字信道化参数；然后通过两级串并转换模块将单路串行数据转换为路并行数据以及以流水寄存方式转换为路并行数据；通过FIR分组滤波模块将路并行数据与倒序后的阶滤波器系数分为组，然后将对应的数据与滤波器系数相乘，并将每个分组内的乘积相加得到路分组滤波结果；通过并行分组多级FFT模块将点FFT分为级进行计算；最后通过输出校正模块完成信道化数据的校正。本发明特别适用于非基2‑FFT的WOLA结构的信道化接收机的FPGA实现。

Description

一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法及 系统

技术领域

本发明属于软件无线电技术领域，特别涉及一种非基2-快速傅里叶变换（FastFourier Transform，FFT）的加权叠接相加（Weighted Overlap-add，WOLA）信道化接收机的现场可编程门阵列（Field-Programmable Gate Array，FPGA）实现方法。

背景技术

在软件无线电技术领域中，数字信道化接收机由于其具有良好的适应性和可扩展性，有着较高的接收灵敏度和良好的频率分辨率，能够有效的捕获和检测频带内的信号等优势，一直以来都是软件无线电技术的一个重点研究方向，并被广泛应用于雷达电子战和无线通信等领域。数字信道化接收机技术顾名思义就是将接收信号划分到每个子信道中，然后在各个子信道进行处理，从而形成并行多通道架构以实现高速信号的捕获与分离。

常见的数字信道化结构根据原理不同可分为以下三种：基于FFT的数字信道化、基于多相离散傅里叶变换（Discrete Fourier Transform，DFT）的数字信道化以及WOLA结构数字信道化。在这三种数字信道化结构中，基于FFT的数字信道化由于需要通过FFT对信号进行频域分解，其信道划分受到FFT点数的制约，存在着划分不够灵活的问题；基于多向DFT的数字信道化消耗资源少，便于FPGA实现，但其抽取倍数和信道数只能为2的幂次，且二者必须互为整数倍关系，无法适用于特殊的子信道带宽要求。而WOLA结构的数字信道化结构较为灵活，抽取倍数与信道数可以不为2的幂次，且不用满足互为整数倍关系，但非基2-FFT的WOLA结构信道化的研究仅仅停留在理论阶段，并未在工程中实现。

基于上述问题，本发明提出了一种基于WOLA结构的信道化接收机FPGA实现方法，特别是非基2-FFT的WOLA结构的信道化接收机FPGA实现，利用WOLA结构的灵活性来完成信号的接收。

发明内容

本发明为了完成基于WOLA结构的信道化接收机的FPGA实现，特别是针对非基2-FFT的WOLA信道化接收机的FPGA实现方法，从而提出一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。

为实现上述目的，本发明提供了如下方案：

第一方面、本发明提供一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，所述方法包括如下步骤：

步骤1：数字信道化参数确定；

步骤2：构建两级串并转换模块，第一级串并转换用于将ADC输出的采样率的单路ADC采集数据转换为路并行数据，第二级串并转换用于将第一级串并转换输出的路并行数据通过流水寄存的方式转换为路并行数据；

步骤3：构建FIR分组滤波模块，用于先将路并行数据与倒序后的阶滤波器系数分为组，然后将对应的数据与滤波器系数相乘，并将每个分组内的乘积相加得到路分组滤波结果；

步骤4：构建并行分组多级FFT模块，用于根据所述路分组滤波结果，将点FFT分为级进行计算；

步骤5：构建输出校正模块，用于将并行分组多级FFT输出的I、Q信号与对应的校正因子输入到复数乘法器中得到路信道化输出的I、Q数据，完成信道化数据的校正。

进一步地，上述数字信道化参数包括采样率，抽取倍数，信道数，滤波器阶数；

滤波器阶数为与的公倍数；且数据处理均在时钟下完成。

进一步地，上述信道数可拆分为个不为1的因数的乘积。

进一步地，根据数字信道化参数设置阶滤波器系数。

进一步地，上述第一级串并转换为J204B串并转换；第二级串并转换为流水寄存。

进一步地，上述将点FFT分为级进行计算具体为：

进行第一级FFT处理时，先将路并行FIR滤波数据分为组，每组个数据，然后并行计算组的点FFT得到路I、Q数据；

在进行第级FFT处理之前，首先判断与是否互素，若与不互素，则需要先对上一级输出结果乘上旋转因子，若与互素，则不需要乘旋转因子，然后将路I、Q数据分为组，并行计算组的点FFT得到路I、Q数据，；

在完成级FFT之后得到路FFT结果。

进一步地，上述输出校正模块中的校正因子的实部与虚部分别存储在寄存器中。

第二方面、本发明所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法可以全部采用计算机软件实现，因此，对应的，本发明还提供一种非基2-FFT的WOLA结构的信道化接收机FPGA实现系统。

第三方面、本发明还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行上述任意一项所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。

第四方面、本发明还提供一种计算机设备，该设备包括存储器和处理器，所述存储器中存储有计算机程序，当所述处理器运行所述存储器存储的计算机程序时，所述处理器执行上述任意一项所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。

本发明的有益效果为：

本发明提供一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，首先确定数字信道化参数，然后通过搭建两级串并转换模块，使得第一级串并转换实现了从高速的单路串行数据到低速的多路并行数据串并转换，还使得第二级串并转换以流水寄存方式实现了并行数据在时域的连贯性；还通过搭建FIR分组滤波模块，使得连续并行数据进行分组处理，每组数据应用对应的多相子滤波器组进行卷积运算，实现了WOLA结构所需的滤波与加权；还通过搭建并行分组多级FFT模块，使得将FIR分组滤波后的多路并行数据并行输入到多个独立的FFT模块进行处理，采用多级分解的FFT算法，实现了非基2点数的快速傅里叶变换，同时并行计算确保了信道化处理的实时性；最后通过输出校正模块完成信道化数据的校正，使得真正有效的实现了非基2-FFT的WOLA结构信道化接收机，填补非基2-FFT的WOLA结构信道化在工程应用上的一大空白。

本发明适用于基于WOLA结构的信道化接收机的FPGA实现，尤其是针对非基2-FFT的WOLA信道化接收机的FPGA实现。

附图说明

为了更清楚地说明本发明具体实施例或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例中所述的非基2-FFT的WOLA信道化接收机FPGA实现方法的流程示意图；

图2是本发明实施例中所述的两级串并转换的FPGA实现流程图；

图3是本发明实施例中所述的单组FIR滤波的FPGA实现流程图；

图4是本发明实施例中所述的20点FFT的FPGA实现流程图；

图5是本发明实施例中所述的5点FFT的FPGA实现算法流程图；

图6是本发明实施例中所述的非基2-FFT的WOLA信道化接收机FPGA实测结果图。

具体实施方式

以下描述中，本说明书提供的关于“一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法”的具体实施细节（如实验装置、操作流程、数据处理步骤及示例参数），其根本目的在于说明性阐述而非限定性定义，旨在帮助本领域技术人员透彻理解本发明的原理与实施；然而，本领域技术人员应当明确，这些细节仅代表可行实施例之一，本发明的核心构思完全可以在不脱离其精神实质的前提下，通过其他未详尽描述的技术手段或变通方案实现，并且说明书中对本领域公知的常规实验方法及装置细节的省略，是为了避免冗余信息干扰对创新点的理解，这并不意味着实施时不需要这些公知技术，技术人员应能基于专业知识自行补充运用。

下面结合附图对本发明的具体实施方式作进一步详细说明。以下实施方式将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进，这些都属于本发明的保护范围。

实施例一、结合图1说明本实施例，本实施例目的是为了完成基于WOLA结构的信道化接收机的FPGA实现，特别是针对非基2-FFT的WOLA信道化接收机的FPGA实现方法，从而提出一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，所述方法包括如下步骤，其流程如图1所示：

步骤1：数字信道化参数确定；

步骤2：构建两级串并转换模块，第一级串并转换用于将ADC输出的采样率的单路ADC采集数据转换为路并行数据，第二级串并转换用于将第一级串并转换输出的路并行数据通过流水寄存的方式转换为路并行数据；

步骤3：构建FIR分组滤波模块，用于将路并行数据与倒序后的阶滤波器系数分为组，然后将对应的数据与滤波器系数相乘，并将每个分组内的乘积相加得到路分组滤波结果；

步骤4：构建并行分组多级FFT模块，用于根据所述路分组滤波结果，将点FFT分为级进行计算；

步骤5：构建输出校正模块，用于将并行分组多级FFT输出的I、Q信号与对应的校正因子输入到复数乘法器中得到路信道化输出的I、Q数据，完成信道化数据的校正。

实施例二、本实施例是对上述实施例一所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法中的各个步骤作具体说明；

步骤1：数字信道化参数确定；

具体为：

根据实际系统需求，确定数字信道化的参数，包括采样率，抽取倍数，信道数（可以拆分为个不为1的因数的乘积，即），滤波器阶数（为与的公倍数），则系统中的数据处理均在时钟下完成。根据数字信道化参数设置阶滤波器系数。

步骤2：构建两级串并转换模块；

具体为：

第一级串并转换为J204B串并转换，其通过将ADC输出的采样率为的单路ADC采集数据转换为路并行数据；第二级串并转换为流水寄存，其通过将J204B串并转换输出的路并行数据通过流水寄存的方式转换为路并行数据。

步骤3：构建FIR分组滤波模块，用于先将路并行数据与倒序后的阶滤波器系数分为组，然后将对应的数据与滤波器系数相乘，并将每个分组内的乘积相加得到路分组滤波结果。

步骤4：构建并行分组多级FFT模块，用于根据所述路分组滤波结果，将点FFT分为级进行计算；

具体为：

将点FFT分为级进行计算，进行第一级FFT处理时，先将路并行FIR滤波数据分为组，每组个数据，然后并行计算组的点FFT得到路I、Q数据；

在进行第级FFT处理之前，首先判断与是否互素，若与不互素，则需要先对上一级输出结果乘上旋转因子，若与互素，则不需要乘旋转因子，然后将路I、Q数据分为组，并行计算组的点FFT得到路I、Q数据，；

在完成级FFT之后得到路FFT结果。

步骤5：构建输出校正模块；

具体为：

将校正因子的实部与虚部分别存储在寄存器中，然后将FFT输出的I、Q信号与对应的校正因子输入到复数乘法器中，最终得到路信道化输出的I、Q数据，完成信道化数据的校正。

实施例三、结合图2至图5说明本实施例，本实施例提供一个具体实施方式，用于全面解释上述任意一项实施例所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。

WOLA结构的信道化核心思想即将一个宽带信号划分为多路窄子带信号，设为阶原型滤波器组系数，带宽均匀分布在各个子信道中，子信道划分数目为，抽取倍数为，则第个子信道的输出如公式(1)所示：

（1）

式中，是时间窗的延迟参数，令，则即的离散傅里叶变换，。上式中变化时，窗不变而输入信号变化。为原型滤波器系数的倒序，每个对应有个输出值，当时，为了采用FFT运算，需要将折叠成为点的序列，每点为一组，将每组数据对应点累加到一起变成一组，即：

（2）

由此得到:

（3）

FFT算法采用混合基算法，这里为了方便描述只介绍两级的混合基FFT算法，先将一维的点FFT分解为二维的点FFT。点FFT的公式如下所示：

（4）

重新定义和：

（5）

将式（5）带入式（4）可得：

（6）

这样就将一维的FFT转变为二维的FFT。首先计算个点的DFT，然后将所得结果乘上旋转因子，最后计算个点的DFT，最终得出FFT的输出结果。若、互素则可以利用素因子算法的规则节省掉乘以旋转因子的步骤，此时混合基FFT算法变为：

（7）

虽然可以省去乘上旋转因子的处理步骤，但是的定义也会相应发生变化：

（8）

若（或）还能分解为两个或多个数的乘积，再套用上述流程将点DFT（或点DFT）利用混合基FFT进行分解即可。

具体实施方式包括如下步骤：

步骤1：数字信道化参数确定。为方便详细描述FPGA设计方法，下面取采样率、抽取倍数、信道总数以及滤波器阶数，则系统中的数据处理均在时钟下完成，该时钟为晶振输出的50MHz时钟经过时钟管理模块（Digital Clock Manager，DCM）倍频产生。设置120阶FIR滤波器的通带为25MHz，阻带为50MHz，得到120阶滤波器系数。本实施例中选取这些参数只是为了便于描述，参数的选择多种多样，在不背离本发明精神及其实质的情况下，本领域技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

步骤2：两级串并转换模块，其FPGA具体实现流程如图2所示。第一级串并转换为J204B串并转换，其通过将1GHz的单路ADC采集数据输入J204B接口IP核完成了从1GHz的单路串行数据到125MHz的8路并行数据的串并转换。第二级串并转换为流水寄存模块，其通过将J204B串并转换输出的8路并行数据倒序输入流水寄存器以满足并行数据在时域的连贯性，在经过15次时钟延时后倒序得到120路并行数据。

步骤2：FIR分组滤波模块，其FPGA具体实现流程如图3所示。对120路并行数据和倒序后的120阶滤波器系数按照公式（9）进行分组。在分组完成后将每一组对应位置的分支滤波器系数与并行数据输入并行乘法器完成乘法运算，将每组的6个乘法器输出结果相加，得到20路FIR滤波数据。

（9）

步骤3：并行分组多级FFT模块，其FPGA具体实现流程如图4所示。对20路并行FIR滤波数据按照公式（10）分为4组。

（10）

其中，表示是第组中的第个数。分组后将各组数据输入至5点DFT模块得到各组的5点DFT结果；由于4和5互素，此处无需乘上旋转因子；然后对每组5点DFT结果中相同的I、Q数据输入4点DFT模块，将4点DFT模块的结果按照公式（11）重新排序得到20点FFT输出的I、Q数据。

（11）

步骤3.1 ：5点DFT模块，其FPGA实现算法流程图如图5所示。5点DFT的实现采用Winograd循环卷积算法，其形式如公式（12）所示：

（12）

从公式（12）中可以看出，5点DFT的实现主要有三个步骤：数据预处理、旋转因子相乘以及数据加法。

数据预处理：进行第一级的运算，由于在第一级运算时没有运用到输入数据，且第二级运算需要输入数据，所以在计算的同时对延时一个时钟周期；

旋转因子：将、、和储存在寄存器中，然后计算出与旋转因子相乘结果，同时为了后续处理需要，将和延时一个时钟周期；

数据加法：将输入加法器中按照公式（12）中的加法器计算出，将延时后的和与输入加法器，计算得到5点FFT结果。

步骤3.2 ：4点DFT模块。4点FFT同样采用Winograd循环卷积算法，其形式如公式（13）所示：

（13）

由公式（13）可以看出，4点FFT的处理流程主要为4个数的加减法，将输入数据输入加法器进行运算得到4点DFT的结果，即20点FFT输出的I、Q数据。

步骤4：校正因子模块。根据设定的数字信道化参数，计算得到第路的校正因子为，其关于子信道与时间变量都是以5为周期。将FFT的按顺序分为4组，分别计算出与时的校正因子并储存在寄存器中；设置一个周期为5个时钟周期的循环计数器，按照计数将当前时刻FFT的I、Q数据和对应的校正因子输入到复数乘法器中，完成20路信道化数据的校正，最终得到20路信道化输出的I、Q数据。

实施例四、结合图6说明本实施例，本实施例为了验证本发明的有效性，搭建实验环境。选用FPGA芯片为XCVU13P，ADC型号为AD9689，其采样频率为1GHz，本实施例资源使用情况如表1所示，系统总延时为24个时钟周期。FPGA信号发生器DSG3030输出频率为205MHz的单点频信号，信道化结果如图6所示。从图6中可以看出，在第5个信道（175MHz-225MHz）中存在信号，证明本发明所述的方法能够完成实测信号的数字信道化接收。

表1

实施例五、上述任意一项实施例所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法可以全部采用计算机软件实现，因此，对应的，本实施例提供一种非基2-FFT的WOLA结构的信道化接收机FPGA实现系统，所述系统包括：

用于数字信道化参数确定的存储装置；

用于构建两级串并转换模块，第一级串并转换用于将ADC输出的采样率的单路ADC采集数据转换为路并行数据，第二级串并转换用于将第一级串并转换输出的路并行数据通过流水寄存的方式转换为路并行数据的存储装置；

用于构建FIR分组滤波模块，先将路并行数据与倒序后的阶滤波器系数分为组，然后将对应的数据与滤波器系数相乘，并将每个分组内的乘积相加得到路分组滤波结果的存储装置；

用于构建并行分组多级FFT模块，根据所述路分组滤波结果，将点FFT分为级进行计算的存储装置；

用于构建输出校正模块，用于将并行分组多级FFT输出的I、Q信号与对应的校正因子输入到复数乘法器中得到路信道化输出的I、Q数据，完成信道化数据的校正。

实施例六、本实施例提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行上述实施例中任意一项所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。

本领域技术人员可以理解，实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，存储介质可为磁碟、光盘、只读存储记忆体（Read-Only Memory，ROM）、随机存储记忆体（Random Access Memory，RAM）、快闪存储器（Flash Memory）、硬盘（Hard Disk Drive，缩写：HDD）或固态硬盘（Solid-StateDrive，SSD）等；存储介质还可以包括上述种类的存储器的组合。

实施例七、本实施例提供一种计算机设备，该设备包括存储器和处理器，所述存储器中存储有计算机程序，当所述处理器运行所述存储器存储的计算机程序时，所述处理器执行上述实施例中任意一项所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。

本实施例提供的一种计算机设备，这一部分的硬件装置为通用型号，没有以图示的形式表示，该系统包括处理器和存储器，其中处理器和存储器可以通过总线或者其他方式连接，存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序、非暂态计算机可执行程序以及模块，以及对应的程序指令/模块，处理器通过运行存储在存储器中的非暂态软件程序、指令以及模块，从而执行处理器的各种功能应用以及数据处理，以实现上述方法实施例中一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法与步骤。

存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储处理器所创建的数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件，或其他非暂态固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至处理器。上述网络的实例包括但不限于互联网、企业内部网、企业内网、移动通信网及其组合。

一个或者多个模块存储在存储器中，当处理器执行时，执行实施例中的方法步骤，这样，通过本发明的方法及装置、流程，即可实现本发明的发明目的，上述计算机设备具体细节可以对参阅实施例中对应的相关描述和效果进行理解，此处不再赘述。

以上通过几个具体实施例对本发明提供的技术方案进行进一步详细地描述，是为了突出本发明提供的技术方案的优点和有益之处，不过以上所述的几个具体实施例并不用于作为对本发明的限制，任何基于本发明的精神和原则范围内的，对本发明的合理更改和改进、实施方式的合理组合和等同替换等，均应当包含在本发明的保护范围之内。

Claims (10)

1.一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，其特征在于，

步骤1：数字信道化参数确定；

步骤2：构建两级串并转换模块，第一级串并转换用于将ADC输出的采样率的单路ADC采集数据转换为路并行数据，第二级串并转换用于将第一级串并转换输出的路并行数据通过流水寄存的方式转换为路并行数据；

步骤3：构建FIR分组滤波模块，用于先将路并行数据与倒序后的阶滤波器系数分为组，然后将对应的数据与滤波器系数相乘，并将每个分组内的乘积相加得到路分组滤波结果；

步骤4：构建并行分组多级FFT模块，用于根据所述路分组滤波结果，将点FFT分为级进行计算；

步骤5：构建输出校正模块，用于将并行分组多级FFT输出的I、Q信号与对应的校正因子输入到复数乘法器中得到路信道化输出的I、Q数据，完成信道化数据的校正。

2.根据权利要求1所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，其特征在于，数字信道化参数包括采样率，抽取倍数，信道数，滤波器阶数；

滤波器阶数为与的公倍数；且数据处理均在时钟下完成。

3.根据权利要求2所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，其特征在于，信道数可拆分为个不为1的因数的乘积。

4.根据权利要求2所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，其特征在于，根据数字信道化参数设置阶滤波器系数。

5.根据权利要求1所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，第一级串并转换为J204B串并转换；第二级串并转换为流水寄存。

6.根据权利要求1所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，其特征在于，将点FFT分为级进行计算具体为：

进行第一级FFT处理时，先将路并行FIR滤波数据分为组，每组个数据，然后并行计算组的点FFT得到路I、Q数据；

在进行第级FFT处理之前，首先判断与是否互素，若与不互素，则需要先对上一级输出结果乘上旋转因子，若与互素，则不需要乘旋转因子，然后将路I、Q数据分为组，并行计算组的点FFT得到路I、Q数据，；

在完成级FFT之后得到路FFT结果。

7.根据权利要求1所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法，其特征在于，输出校正模块中的校正因子的实部与虚部分别存储在寄存器中。

8.一种非基2-FFT的WOLA结构的信道化接收机FPGA实现系统，其特征在于，所述系统是基于权利要求1-7任意一项所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法实现的。

9.一种计算机可读存储介质，其特征在于，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行权利要求1-7任意一项所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。

10.一种计算机设备，其特征在于，该设备包括存储器和处理器，所述存储器中存储有计算机程序，当所述处理器运行所述存储器存储的计算机程序时，所述处理器执行权利要求1-7任意一项所述的一种非基2-FFT的WOLA结构的信道化接收机FPGA实现方法。