CN1221981C - 具有内部刷新的快闪存储器阵列 - Google Patents

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Abstract

在一种快擦写存储器阵列中，内部刷新周期性地重写存储在快擦写存储器的每一行存储单元中的信息。快擦写存储器阵列包括一个用来指示待刷新行的刷新指针位线。在本发明的第一实施例中，每当一次用户擦除/编程循环之后就自动执行内部刷新。在第二和第三实施例中，由快擦写存储器阵列的用户来选择何时执行内部刷新，但是由内部提供待刷新行的地址。在这三个实施例中，内部刷新都包括扫描，刷新擦除，刷新编程和增值四种操作。

Description

具有内部刷新的快闪存储器阵列
本发明涉及到快闪(flash)存储器阵列。本发明具体涉及到快闪存储器阵列的一种内部刷新方式。
在典型的快闪存储器阵列中，存储单元被排列成行和列的矩阵。图1表示了常规快闪存储器阵列10的一部分。在快闪存储器阵列10中，字线12和位线14成矩阵交叉地布置，使快闪存储单元16处在中间。在授予本发明受让人的1986年5月30日提交的美国专利US4,783,766中公开了一种适合按照本发明使用的已知的快闪存储单元，可供本文参考。
快闪存储器阵列10中的每个字线12代表M行之一，而这M行各有N个字。通常将快闪存储阵列10中的M行各称作存储器的一页。快闪存储器阵列10中位线14的数目大致等于一行中的N个字数乘以每个字的位数。例如是Atmel Corporation，Sun Jose，CA生产的型号为AT45DB041的4-Megabit Serial DataFlashTM，这种已知的快闪存储器阵列10的每一行有264个字，每个字8位。
对于处在字线12和位线14交叉点上的每个快闪存储元件，快闪存储元件16的漏极连接到位线14，快闪存储元件16的源极通过一条阵列电源线20连接到阵列电源电压，而快闪存储元件16的栅极连接到字线12。对于每条字线12，将一个P-沟道MOS隔离传递晶体管22串联连接在字线存取电路(未示出)与设在字线12和位线14交叉点上的第一快闪存储元件16之间。将一个字线泵24连接在位于P-沟道MOS隔离传递晶体管22和每一行中的第一快闪存储元件16的栅极之间的每一条字线12的部位，在擦除期间通过字线负泵线26将字线泵24连接到-15伏至-4伏的负电源电压，最好是-10伏。
能够在快闪存储器阵列中的存储单元上执行的操作有PROGRAM，ERASE和READ。按照本领域技术人员公知的方式，PROGRAM操作往往是通过用第一电压驱动连接到快闪存储单元16的漏极区的选定位线14并且用第二高电压驱动连接到选定字线12上的快闪存储单元16的栅极而执行热电子注入来执行的。
ERASE操作是通过用一个电压驱动快闪存储单元16的栅极来执行的，这一电压明显小于位线14上的电压。这样就能按照本领域技术人员公知的方式使电子通过快闪存储单元16的浮动的栅极。对于普通的快闪存储器阵列10来说，ERASE操作是一种BULK ERASE，将整个快闪存储器阵列10擦除，SECTOR ERASE是擦除快闪存储器阵列10的一个扇区，而PAGE ERASE可以对一个扇区中的单独一行执行擦除。如果将ERASE操作仅限于SECTOR或BULK ERASE，就能减少由于在未选中的行中出现不应有的隧道效应所带来的扰乱现象。
尽管按照这样执行ERASE操作的方式能够减少擦除扰乱现象，针对擦除和编程操作造成的扰乱还可以执行存储单元的外部刷新，参见Atmel型号为AT45DB041的4-Megabit Serial DataFlashTM的数据表。在外部刷新时，数据擦写用户可以采用Auto Page Rewrite指令将存储在一行中的数据读入一个缓冲器，然后将存储在缓冲器中的数据写回到同一行，从而刷新快闪存储器阵列中的这一行。Gupta等人在属于本发明同一受让人的1997年3月26日提交的名为“Dual Buffer FlashMemory Artchitecture With Multiple Operating Modes(具有多操作模式的双缓冲快闪存储器架构)”的美国专利申请08/824,175号中进一步说明了这种代表缓冲器写操作的Auto Page Rewrite指令，可供本文参考。用Auto Page Rewrite指令执行外部刷新需要快闪存储器阵列的用户提供用来执行Auto Page Rewrite的指令，还需要为待刷新行提供顺序增值的页地址。要求快闪存储器阵列的用户提供这些指令会给用户带来麻烦。
本发明的目的之一是为快闪存储器阵列提供一种内部行刷新方式，自动滚动通过快闪存储器阵列中的各个行，对快闪存储器阵列的存储单元进行刷新。
本发明进一步的目的是为快闪存储器阵列提供一种内部行刷新方式，由用户来编程，自动滚动通过快闪存储器阵列中的各个行，在快闪存储器阵列的每N次擦写和编程操作之后刷新存储单元当中的一行。
按照本发明，内部刷新周期性地重写存储在快闪存储器的每一行存储单元中的信息。快闪存储器阵列包括一个用来指示待刷新行的刷新指针位线。在本发明的第一实施例中，每当一次用户擦除/编程循环之后就自动执行内部刷新。在第二和第三实施例中，由快闪存储器阵列的用户来选择何时执行内部刷新，但是由内部提供待刷新行的地址。在这三个实施例中，内部刷新都包括SCAN，REFRESH ERASE，REFRESHPROGRAM和INCREMENT四种操作。
在本发明的第一实施例中，内部刷新的SCAN操作之后是用户擦除/编程循环，然后通过执行REFRESH ERASE，REFRESH PROGRAM和INCREMENT OPERATIONS来恢复内部刷新操作。
在本发明的第二实施例中，用户擦除/编程循环包括POINTER READ和POINTER PROGRAM操作。用这些操作检查在用户擦除/编程循环中被访问的行是否也是有待内部刷新的下一行，如果是，在用户擦除/编程循环之后就维持刷新指针位线上的存储单元的状态。在由快闪存储器阵列的用户选择的一个用户擦除/编程循环之后，利用SCAN，REFRESHERASE，REFRESH PROGRAM和INCREMENT操作来执行内部刷新操作。
在本发明的第三实施例中，快闪存储器阵列中包括一个刷新选择电路。由于有了这一刷新选择电路，在每次用户擦除/编程循环期间不用执行POINTER READ和POINTER PROGRAM。在由快闪存储器阵列的用户选择的一个用户擦除/编程循环之后，利用SCAN，REFRESHERASE，REFRESH PROGRAM和INCREMENT操作来执行内部刷新操作。
根据本发明，一种用于操作快闪存储器阵列的方法，包括步骤：a)扫描上述快闪存储器阵列的一行待刷新行存储器单元；b)同时地擦除上述快闪存储器阵列中的上述待刷新行中的存储器单元；c)同时地擦除上述快闪存储器阵列中的上述待刷新行行的所述存储器单元；以及d)递增上述快闪存储器阵列中的上述待刷新行的地址。
图1是适合按照本发明使用的一种公知的快闪存储器阵列中的一部分。
图2是适合按照本发明使用的一种快闪存储器阵列的位线译码电路。
图3A-3C是YASCAN和YBSCAN信号产生电路的示意图，这些信号供图2中按照本发明的位线译码电路使用。
图4所示的表I，II和III表示按照本发明的第一，第二和第三实施例所采用的信号。
图5是一种刷新选择电路的示意图，适合用于按照本发明第三实施例的快闪存储器阵列。
图6用来产生PASSGATE和PULLDOWN信号的一种传递门电路的示意图，这些信号供图5中按照本发明第三实施例的刷新选择电路使用。
图7是一个表，它表示按照本发明第三实施例所采用的信号。
图8是本发明第三实施例中采用的信号的定时图。
本领域的技术人员都应该能认识到以下对本发明的描述仅仅是为了说明而没有构成任何限制。本领域技术人员自己就能提出本发明的其他实施例。
按照本发明，内部刷新周期性地重写快闪存储器的每一行存储单元中存储的信息。本发明的刷新之所以说是“内部的”，因为它与现有技术不同，待重写页的页地址不是由快闪存储器阵列的用户“从外部”提供的。
按照本发明，在图1的存储器阵列10中有一条专用于地址或刷新指针的位线。下文会详细说明刷新指针位线的使用。在图1所示的一部分快闪存储器阵列10中，用标号18代表这一刷新指针位线。显而易见，图1所示的快闪存储器阵列10可以代表整个快闪存储器阵列或者是快闪存储器阵列中的一个扇区，这是本领域的普通技术人员都容易理解的。
按照本发明的第一实施例采用了这样的周期性内部刷新方式，在每个用户擦写/编程循环之后就执行内部刷新。在本发明的第二和第三实施例中，由快闪存储器阵列的用户来设置周期性的内部刷新，在用户所选择的一个用户擦除/编程循环之后响应用户的指令而执行内部刷新。每一种实施例中的内部刷新都包括SCAN，REFRESH ERASE，REFRESHPROGRAM和INCREMENT四种操作。
在SCAN操作中，每一行的刷新指针字线18上的存储单元16被读出，直至找到一个‘0’值。快闪存储器阵列10中在刷新指针字线18上的存储单元16具有‘0’值的行中存储的数据通过重写被刷新。同样作为SCAN操作的一部分，待刷新行的地址被存储在一个扫描锁存器中。在REFRESH ERASE和REFRESH PROGRAM操作之前，将待刷新行中的数据写入一个缓冲器(未示出)。然后用REFRESH ERASE操作擦除这一行，并且用REFRESH PROGRAM操作将存储在缓冲器中的数据写回到这一行。在INCREMENT操作中，将扫描锁存器中的行地址递增到反映下一个待刷新行的地址，并且用PROGRAM操作将刷新指针字线18上用于下一个待刷新行的对应的存储单元16写成‘0’。
参见图2，它表示按照本发明适合用来对图1所示的快闪存储器阵列10的位线译码的一种位线译码器40。在本发明所公开的范围内还可以采用其他类型的位线译码器40，这是本领域的普通技术人员都容易理解的。在执行诸如READ或PROGRAM等指定的操作时，位线译码器40从快闪存储器10中选定的一行中选择一个字。例如图2所示，被选定字的字宽是八位(B0-B7)。
在位线译码器40中，图1中的每一条位线14被连接到单独的一个N-沟道MOS传递门42的第一源极/漏极。N-沟道MOS传递门42被编组到一起，将同一组中每一个N-沟道MOS传递门42的第二源极/漏极连接到一起构成一个公共节点44。N-沟道MOS传递晶体管42的栅极耦合到译码信号YA<0:m>。
每个公共节点44被连接到一个N-沟道MOS传递晶体管46的第一源极/漏极。N-沟道MOS传递晶体管46被编组到一起，将同一组中每一个N-沟道MOS传递门46的第二源极/漏极连接到一起构成一个公共节点48。N-沟道MOS传递晶体管46被连接到信号YB<0:n>。公共节点48-0到48-7为快闪存储器阵列中正在操作的字提供I/O。
按照快闪存储器阵列10的正规操作，在准备执行一种操作时，YA<0:m>和YB<0:n>在选定的行中选择一个字。在选择过程中，YA<0:m>信号之一会处在HIGH逻辑电平，使N个组中各有一个N-沟道MOS晶体管42-0到42-m之一导通。从位线译码器可以看出，这N个组是八组(译码的八位宽的字中每一位有一组)。来自YB<0:n>信号之一的HIGH逻辑电平会同时导通N-沟道MOS晶体管46-0到46-n中的一个，为已经被YA<0:m>信号选中的N-沟道MOS晶体管42-0到42-m中的一个提供一个通路。
图1的刷新指针位线18被连接到N-沟道MOS传递晶体管50的第一源极/漏极，其第二源极/漏极被连接到N-沟道MOS传递晶体管52的第一源极/漏极。N-沟道MOS传递晶体管52的第二源极/漏极被连接到公共节点48-7。N-沟道MOS传递晶体管50和52的栅极分别被连接到按照下文所述的控制信号产生的信号YASCAN和YBSCAN。在对一个选中行的位线18上的存储单元16执行操作时，YASCAN和YBSCAN信号为N-沟道MOS传递晶体管50和52的栅极提供HIGH逻辑电平使它们导通。
图3A，3B和3C分别是一个COLUMN扫描电路60，一个YA扫描电路80和一个YB扫描电路100的示意图，用来响应控制信号REWRITE MODE，ERASECYCLE，SCAN MODE，INCREMENT MODE，POINTER READ MODE和POINTERPROGRAM MODE而产生COLUMNSCAN，YASCAN和YBSCAN信号。在COLUMN扫描电路60中，NAND门62的第一输入连接到REWRITE MODE控制信号，而第二输入连接到ERASE CYCLE控制信号，一个NOR门64的第一输入连接到SCAN MODE控制信号，而第二输入连接到INCREMENT MODE控制信号，第三输入连接到POINTER READ MODE控制信号，而第四输入连接到POINTER PROGRAM MODE控制信号。
NAND门62的输出通过一个反向器66连接到NOR门68的第一输入，而NOR门64的输出通过一个反向器70连接到NOR门68的第二输入。反向器70的输出还构成了信号YADISABLE。通过一个反向器72提供的NOR门68的输出构成了信号COLUMNSCAN。COLUMNSCAN信号分别被耦合到YA和YB扫描电路80和100。
在图3B的YA扫描电路80中，COLUMNSCAN信号通过第一和第二反向器82和84提供给N-沟道MOS晶体管86的漏极。N-沟道MOS晶体管86的源极连接到P-沟道MOS晶体管88的源极，P-沟道MOS晶体管90的栅极以及N-沟道MOS晶体管92的栅极构成一个公共节点94。N-沟道MOS晶体管86的栅极连接到电压源Vdd。一个可变电压源VMY被连接到P-沟道MOS晶体管88和90的漏极和本体(后备栅极)。P-沟道MOS晶体管88的栅极被连接到P-沟道MOS晶体管90的源极和N-沟道MOS晶体管92的漏极之间的公共连接点。N-沟道MOS晶体管92的源极被连接到地。在公共节点94上形成的信号YASCAN被耦合到图2中N-沟道MOS晶体管50的栅极。
图3C的YB扫描电路100与图3B的YA扫描电路80相同。在YB扫描电路100中，COLUMNSCAN信号通过第一和第二反向器102和104提供给N-沟道MOS晶体管106的漏极。N-沟道MOS晶体管106的源极连接到P-沟道MOS晶体管108的源极，P-沟道MOS晶体管110的栅极以及N-沟道MOS晶体管112的栅极构成一个公共节点114。N-沟道MOS晶体管106的栅极连接到电压源Vdd。一个可变电压源VMY被连接到P-沟道MOS晶体管108和110的漏极和本体(后备栅极)。P-沟道MOS晶体管108的栅极被连接到P-沟道MOS晶体管110的源极和N-沟道MOS晶体管112的漏极之间的公共连接点。N-沟道MOS晶体管112的源极被连接到地。在公共节点114上形成的信号YBSCAN被耦合到图2中N-沟道MOS晶体管52的栅极。
以下要参照图4的表来说明按照本发明第一实施例的COLUMN扫描电路60，YA扫描电路80和YB扫描电路100的工作方式。表I中所示的信号YASCAN和YBSCAN是响应控制信号ERASE CYCLE，SCAN MODE和INCREMENT MODE以及可变电压电平VMY而产生的。在本发明的第一实施例中没有采用控制信号REWRITE MODE，POINTER READ MODE和POINTER PROGRAM MODE，这些信号可以省略，或者是将REWRITE MODE控制信号固定在HIGH，并且将POINTER READ MODE和POINTER PROGRAMMODE控制信号固定在LOW。
按照表I，为了配合着每一个用户擦除/编程循环按照本发明第一实施例来执行内部刷新操作，在用户擦除/编程循环中，在执行步122和124所示的USER ERASE和USER PROGRAM操作之前首先要在120执行SCAN操作。在SCAN操作中将一个HIGH逻辑电平SCAN MODE信号提供给NOR门64的输入。相应地从COLUMN扫描电路60将一个HIGH逻辑电平COLUMN SCAN信号分别耦合到YA扫描电路80和YB扫描电路100。
在图3B中，HIGH逻辑电平COLUMN SCAN信号经由N-沟道MOS传递晶体管86使N-沟道MOS晶体管92导通。结果，地电压就被提供给P-沟道MOS晶体管88的栅极使其导通并且将可变电压VMY接到公共节点94上，该电压在SCAN操作期间是Vcc，对N-沟道MOS晶体管50的栅极提供YASCAN信号使其导通。在图3C中，YB扫描电路100的操作将YBSCAN信号提供给N-沟道MOS晶体管52的栅极使其导通，就象关于YA扫描电路80所述的一样。
在SCAN操作期间，HIGH逻辑电平SCAN MODE信号也产生一个HIGHYADISABLE信号。当YADISABLE信号是HIGH时，一个LOW逻辑电平被施加到图2的N-沟道MOS晶体管42-0到42-m的栅极，防止快闪存储器阵列10中的任何其他存储单元16被读出。施加到N-沟道MOS传递晶体管46栅极上的信号没有用。如果按照刷新指针列18从一个存储单元16中读出了一个‘0’值，就将这一存储单元16所属的那一行的地址存储在扫描锁存器中。适合存储行地址的扫描锁存器对于本领域技术人员来说是广泛公知的，为了避免由于繁琐的描述而妨碍对本发明的理解而省略了关于它的说明。
在步122和124中对用户选定的行分别执行USER ERASE和USERPROGRAM操作。为此，在步122将SCAN MODE信号置于LOW，而将ERASECYCLE信号置于HIGH。如上所述，在本发明的第一实施例中不需要REWRITE MODE信号。因此，COLUMN SCAN信号是HIGH，和步120一样，可变电压电平VMY分别出现在YA扫描电路80和YB扫描电路100的公共节点94和114上。然而，与步120中不同，可变电压电平VMY是10伏而不是Vcc，这样就能在USER ERASE操作期间使N-沟道MOS晶体管50和52导通。在USER ERASE操作期间，各个N-沟道MOS晶体管42和46也是导通的，从而将选定的一行整个擦除。
在步124，ERASE CYCLE信号出现从HIGH到LOW的过渡，而SCAN MODE和INCREMENT MODE信号保持在LOW。如上所述，在按照本发明的第一实施例中不需要POINTER READ MODE和POINTER PROGRAM MODE控制信号。因此，NAND门62和NOR门64的输出都是HIGH。这些HIGH信号通过反向器66和70供给NOR门68的第一和第二输入。通过反向器72提供NOR门68的HIGH输出，使COLUMN SCAN信号变成LOW。
在YA扫描电路80中，LOW COLUMN SCAN信号通过反向器82和84并经由N-沟道MOS晶体管86到达节点94，在此被P-沟道MOS晶体管88和90以及N-沟道MOS晶体管92锁存。YB扫描电路100的操作与上述YA扫描电路80的操作方式相同。由于YASCAN和YBSCAN信号都是LOW，N-沟道MOS晶体管50和52都被关断。结果，刷新指针位线18上已经在步122被擦除的存储单元16在此时不能编程。在步124中还提供用户希望在快闪存储器阵列10中编程的那一行中适当译码的那一部分YA和YB信号。
在步126和128，从步120的SCAN操作开始继续执行内部刷新操作。步126和128的REFRESH ERASE和REFRESH PROGRAM操作类似于步122和124的USER ERASE和USER PROGRAM操作，区别仅仅是被执行操作的那一行对应着在步120的SCAN操作期间锁存在扫描锁存器中的行地址。在步126的REFRESH ERASE之前，首先将待刷新行写入一个缓冲器。在步126将ERASE CYCLE信号置于HIGH。如上所述，结果就会使COLUMN SCAN信号变成HIGH。
当COLUMN SCAN信号处在HIGH并且可变电压VMY为10伏时，YA扫描和YB扫描电路80和100的节点94和114上的电压也是10伏所述YA扫描和YB扫描80和100分别构成YASCAN和YBSCAN信号。进而，YA和YB译码信号会将所有N-沟道MOS晶体管42和46都导通。由于在图2所示的译码器40中的所有晶体管都导通，选定地址的一整行都会被擦除。在步128将ERASE CYCLE信号置于LOW。结果，就按照步124中的USER PROGRAM操作一样的方式将存储在缓冲器中的数据重写到选定的行。
在步130中用INCREMENT操作完成内部刷新循环。在INCREMENT操作中，将锁存在扫描锁存器中的行地址递增，并且将对应着增值的行地址的刷新指针位线18上的存储单元16编程，使其变成‘0’值。在步130将INCREMENT MODE信号置于HIGH，结果会使COLUMN SCAN信号也变成HIGH。当COLUMN SCAN信号处在HIGH，而可变电压VMY为10伏时，在YA和YB扫描电路80和100中分别用来形成YASCAN和YBSCAN信号并且耦合到N-沟道MOS晶体管50和52的公共节点94和114就被设置到编程操作需要的10伏。YA信号可以将图2的位线译码电路40全都设置到LOW电压电平，使选定行中的其他位不会被编程。
按照本发明的第二和第三实施例，快闪存储器阵列10的用户可以设定内部刷新的周期，以便在用户擦除/编程循环之后根据需要执行内部刷新，对快闪存储器阵列10提供一个“内部刷新指令”。与现有技术不同，待刷新行的地址不是由用户提供的，而是由快闪存储器阵列10保持跟踪并且由快闪存储器阵列10的内部提供。
在本发明的第二实施例中，内部刷新的SCAN，REFRESHERASE，REFRESH PROGRAM和INCREMENT操作是由COLUMN扫描电路60，YA扫描电路80和YB扫描电路100响应ERASE CYCLE，SCAN MODE，INCREMENTMODE，POINTER READ MODE和POINTER PROGRAM MODE控制信号来完成的。在图4的表II中表示了与本发明第二实施例有关的YA，YB，YASCAN和YBSCAN信号以及可变电压VMY。
在表II中，用户擦除/编程循环包括步140，142，144和146所示的POINTER READ，USER ERASE，USER PROGRAM和POINTER PROGRAM操作，而内部刷新包括在一个选定的用户擦除/编程循环之后执行的用步148，150，152和154表示的SCAN，REFRESH ERASE，REFRESH PROGRAM和INCREMENT。
在本发明的第二实施例中，在步140，在每个用户擦除/编程循环期间执行对待擦除和编程行的刷新指针位线18上的存储单元16执行POINTER READ。在POINTER READ操作中，将一个HIGH逻辑电平POINTERREAD MODE信号提供给NOR门64的第三输入。相应地将一个HIGH逻辑电平COLUMN SCAN信号从COLUMN扫描电路60耦合到YA扫描电路80和YB扫描电路100。
在图3B中，由N-沟道MOS传递晶体管86传递HIGH逻辑电平COLUMNSCAN信号使N-沟道MOS晶体管92导通。结果，地电压被提供给P-沟道MOS晶体管88的栅极使其导通，并且将POINTER READ操作期间是Vcc的可变电压VMY接到公共节点94上，为N-沟道MOS晶体管50的栅极提供YASCAN信号使其导通。如图3C操作YB扫描电路100，为N-沟道MOS晶体管52的栅极提供YBSCAN信号，从而使其象上述的YA扫描电路80一样导通。
在POINTER READ操作期间，HIGH逻辑电平POINTER READ MODE信号还会产生一个HIGH YADISABLE信号。当YADISABLE信号处在HIGH时，LOW逻辑电平被施加到图2中N-沟道MOS晶体管42-0到42-m的栅极，防止快闪存储器阵列10中的任何其他存储单元16被读出。施加到N一沟道MOS传递晶体管46栅极上的信号没有用。当POINTER READ操作期间被读出的存储单元的内容处在编程状态也就是通常的‘0’值时，在快闪存储器中设置一个内部POINTER READ FLAG。标志的设置对于本领域技术人员来说是公知的，在此处无需进一步说明。
在步142和144中象本发明第一实施例中的步122和124一样保持用来执行USER ERASE和USER PROGRAM操作的控制信号，对指定的行执行擦除和编程。在完成步142和144之后，当POINTER READ FLAG处在设定状态时，在步146执行POINTER PROGRAM操作。在POINTER PROGRAM操作中，对应着刚刚被用户读出和编程的一行或是按照用户选择的程序设计被选定的一个增值行的刷新指针位线18上的存储单元16被编程到‘0’值。
在步146的POINTER PROGRAM操作中，对NOR门64的第四输入施加HIGH逻辑电平POINTER PROGRAM MODE信号，结果使COLUMN SCAN信号也变成HIGH。当COLUMN SCAN信号是HIGH，并且可变电压VMY处在10伏时，在YA扫描和YB扫描电路80和100中分别用来形成YASCAN和YBSCAN信号并且耦合到N-沟道MOS晶体管50和52的公共节点94和114就被设置到编程操作需要的10伏。YA信号可以将图2的位线译码电路40全都设置到LOW电压电平，使选定行中的其他位不会被编程。
本发明第二实施例中的内部刷新步骤148，150，152和154的执行方式与本发明第一实施例中的内部刷新步骤120，126，128和130相同。
在本发明的第三实施例中，内部刷新的SCAN，REFRESHERASE，REFRESH PROGRAM和INCREMENT操作是由COLUMN扫描电路60，YA扫描电路80和YB扫描电路100响应REWRITE MODE，ERASE CYCLE，SCANMODE和INCREMENT MODE控制信号以及可变电压VMY来完成的。在图4的表III中表示了与本发明第三实施例有关的YA，YB，YASCAN和YBSCAN信号以及可变电压VMY。
在表III中，用户编程/擦除循环包括步156和158所示的USERERASE和USER PROGRAM操作，而内部刷新包括在一个选定的用户编程/擦除循环之后执行的用步160，162，164和166表示的SCAN，REFRESHERASE，REFRESH PROGRAM和INCREMENT。值得注意的是，USER PROGRAM步骤158和USER PROGRAM步骤144是相同的，而USER ERASE步骤156与USER ERASE步骤142不同。
在本发明的第三实施例中没有采用本发明第二实施例的用户擦除/编程循环中的POINTER READ和POINTER PROGRAM操作，而是采用了REWRITE MODE控制信号。在步156的USER ERASE操作中，将耦合到NAND门62的第一输入的REWRITE MODE控制信号保持LOW。由于SCAN MODE和INCREMENT MODE信号也是LOW，COLUMN SCAN信号也变成LOW。结果，YASCAN和YBSCAN信号也都是LOW。
本发明第三实施例中的内部刷新步骤160，162，164和166的操作与本发明第一实施例中的内部刷新步骤120，126，128和130类似，区别仅仅是在REFRESH ERASE和REFRESH PROGRAM操作期间保持REWRITE MODE控制信号。
从这三个实施例中都可以看出，当分别由信号YA和YB对N-沟道MOS晶体管42和46的栅极施加HIGH信号时，施加到N-沟道MOS晶体管42和46栅极上的电压是可变电压VMY。
本发明的第三实施例对图1的快闪存储器阵列10进行了修改，包括了一个刷新选择电路。之所以包括这一刷新选择电路是为了在一次用户擦除/编程循环之后能够根据需要执行内部刷新，而不必在本发明的第三实施例的用户擦除/编程循环中采用POINTER READ和POINTERPROGRAM操作。
参见图5，图中表示了本发明第三实施例采用的一种刷新选择电路170。在刷新选择电路170中，在每一条第一和第二字线12-1和12-2中，在快闪存储器阵列10的最后一条位线14上的存储单元16和刷新指针位线18上的存储单元16之间设有一个P-沟道MOS传递晶体管172和一个P-沟道MOS下拉晶体管174。值得注意的是，在快闪存储器阵列10的每一行中都按照相同的方式设有P-沟道MOS传递晶体管172和P-沟道MOS下拉晶体管174。
在每一行中，P-沟道MOS传递晶体管172的漏极耦合到字线12，而P-沟道MOS传递晶体管172的源极耦合到刷新位线18上的存储单元16。由下文所述的一个传递门电路产生的PASSGATE信号被连接到P-沟道MOS传递晶体管172的栅极。P-沟道MOS传递晶体管172的源极还耦合到P-沟道MOS下拉晶体管174漏极。P-沟道MOS下拉晶体管174的源极耦合到地，而每个P-沟道MOS下拉晶体管174的栅极被耦合到下文所述的传递门电路产生的一个PULLDOWN信号。
在图6中表示了一种传递门电路200，它响应控制信号INTERNALREPRESH，PROGRAM CYCLE，ERASE CYCLE，ERASE/PROGRAM RESET和RESET以及偏置电压VM，VMP，NVM和VWG而产生PASSGATE和PULLDOWN信号。在传递门电路200中，INTERNAL REFRESH控制信号通过一个反向器202连接到NAND门204的第一输入和NAND门206的第一输入。NAND门204的第二输入连接到PROGRAM CYCLE控制信号，而NAND门206的第二输入连接到ERASE CYCLE控制信号。PROGRAM CYCLE控制信号还通过反向器208连接到N-沟道MOS晶体管210的栅极，ERASE CYCLE控制信号还连接到NOR门212的第一输入，并且通过一个反向器216连接到NAND门214的第一输入。ERASE/PROGRAM RESET控制信号连接到NOR门218的第一输入，而RESET控制信号连接到NOR门218的第二输入。NAND门204的输出通过一个反向器220连接到NOR门218的第三输入，还连接到NOR门212的第二输入和NAND门214的第二输入。
NOR门218的输出被连接到N-沟道MOS传递晶体管222的漏极和N-沟道MOS晶体管224和226的栅极。N-沟道MOS传递晶体管222的栅极连接到电压源Vdd。N-沟道MOS传递晶体管222的源极连接到P-沟道MOS晶体管228的源极，P-沟道MOS晶体管230的栅极以及P-沟道MOS晶体管232的栅极。P-沟道MOS晶体管228，230和232的漏极和本体(后备栅极)被连接到连接着N-沟道MOS晶体管234的二极管的源极。N-沟道MOS晶体管234的栅极和漏极连接到可变电压源VM。P-沟道MOS晶体管228的栅极和P-沟道MOS晶体管230的源极被连接到N-沟道MOS晶体管224的漏极。P-沟道MOS晶体管232的源极被连接到N-沟道MOS晶体管226的漏极。N-沟道MOS晶体管224和226的源极被连接到地。P-沟道MOS晶体管232的源极和N-沟道MOS晶体管226的漏极的公共连接点被连接到P-沟道MOS晶体管传递门236的漏极。P-沟道MOS晶体管236的栅极连接到地。
NAND门206的输出通过一个反向器238连接到NAND门240和242的第一输入。NAND门240的第二输入被连接到一个INTERNAL CLOCKOSCILLATOR，而NAND门240的输出连接到NAND门242的第二输入，并且通过电容244连接到P-沟道MOS晶体管246的栅极和漏极以及P-沟道MOS晶体管248的源极。NAND门242的输出通过电容250连接到P-沟道MOS晶体管246的源极，P-沟道MOS晶体管248的栅极，P-沟道MOS晶体管252的源极，以及P-沟道MOS晶体管254的栅极和漏极。一个NEGATIVEVOLTAGE MULTIPLIER(NVM)偏置电压被连接到P-沟道MOS晶体管248和252的漏极。
N-沟道MOS晶体管210的漏极连接到P-沟道MOS晶体管256的源极。N-沟道MOS晶体管210的源极和P-沟道MOS晶体管256的栅极都连接到地。P-沟道MOS晶体管256，254，252，248，246和236的后备栅极都连接到P-沟道MOS晶体管232的源极，N-沟道MOS晶体管226的漏极以及P-沟道MOS晶体管传递门236的漏极的公共连接点上。P-沟道MOS晶体管258，260，262和264的栅极和后备栅极以及P-沟道MOS晶体管266，268，270，272，274，276，278和280的后备栅极也都连接到这一公共连接点上。
P-沟道MOS晶体管258，260，262和264的漏极被耦合到地，而P-沟道MOS晶体管258，260，262和264的源极分别被连接到P-沟道MOS晶体管266，268，270和272的漏极和栅极，并且分别连接到电容282，284，286和288的第一极板。P-沟道MOS晶体管260，262和264的源极还分别被连接到P-沟道MOS晶体管266，268和270的源极。P-沟道MOS晶体管272的源极连接到P-沟道MOS晶体管274和280的漏极和栅极。P-沟道MOS晶体管274的源极连接到P-沟道MOS晶体管276的栅极和漏极，P-沟道MOS晶体管276的源极连接到P-沟道MOS晶体管278的栅极和漏极，而P-沟道MOS晶体管278的源极被连接到地。
INTERNAL REFRESH控制信号也通过一个反向器290连接到NOR门292的第一输入。NOR门292的第二输入连接到ERASE/PROGRAM RESET控制信号，而NOR门292的输出连接到NAND门294的第一输入和NAND门296的第一输入。NAND门294的第二输入连接到INTERNAL CLOCKOSCILLATOR，而NAND门294的输出连接到NAND门296的第二输入以及电容282和286的第二极板。NAND门电路296的输出连接到电容284和288的第二极板。
P-沟道MOS晶体管236的源极，P-沟道MOS晶体管252的栅极，P-沟道MOS晶体管254的源极，P-沟道MOS晶体管256的漏极以及P-沟道MOS晶体管280的源极被连接在一个公共节点，形成传递门200的PASSGATE信号。
NAND门214的输出连接到N-沟道MOS晶体管298的漏极和N-沟道MOS晶体管300的栅极。N-沟道MOS晶体管298的源极连接到P-沟道MOS晶体管302的源极，P-沟道MOS晶体管304的栅极和P-沟道MOS晶体管306的栅极。一个可变电压源VMP被耦合到P-沟道MOS晶体管302，304和306的漏极和本体(后备栅极)。P-沟道MOS晶体管302的栅极，P-沟道MOS晶体管304的源极以及N-沟道MOS晶体管300的漏极形成一个公共连接点。N-沟道MOS晶体管300的源极被耦合到地。
NOR门212的输出被耦合到N-沟道MOS晶体管308的栅极。N-沟道MOS晶体管308的源极被耦合到地，而N-沟道MOS晶体管308的漏极被连接到P-沟道MOS晶体管306的源极。N-沟道MOS晶体管310的栅极被耦合到ERASE CYCLE控制信号，而N-沟道MOS晶体管310的漏极被耦合到可变偏置电压VWG。N-沟道MOS晶体管308的漏极，N-沟道MOS晶体管310的源极和P-沟道MOS晶体管306的源极的公共连接点构成传递门电路200的PULL DOWN信号。
在图8中，表IV表示用于本发明各种模式的PASSGATE和PULLDOWN信号的电压，而表V表示用于本发明各种模式的电压源VM，VMP，VWG和NVM的电压。
关于图7的传递门电路200，按照本发明第三实施例的操作方式，在按照图4的表III中步160，162，164和166所示的SCAN，REFRESHERASE，REFRESH PROGRAM和INCREMENT操作执行内部刷新操作时，提供给传递门电路200的控制信号INTERNAL REFRESH处在HIGH逻辑电平，而在按照图4的表III中步156和158所示的USER ERASE和USER PROGRAM操作执行用户ERASE和PROGRAM循环操作时，提供给传递门电路200的控制信号INTERNAL REFRESH处在LOW逻辑电平。
在SCAN操作期间，控制信号ERASE CYCLE和PROGRAM CYCLE都处在LOW逻辑电平。结果，施加到图5中P-沟道MOS传递晶体管172栅极上的PASSGATE信号是-2伏，而施加到图5中P-沟道MOS下拉晶体管174栅极上的PULLDOWN信号是大约5伏(VMP)。
在REFRESH ERASE操作期间，控制信号ERASE CYCLE处在HIGH，而控制信号PROGRAM CYCLE处在LOW，如图8中的标号350所示。结果，施加到图5中P-沟道MOS传递晶体管172栅极上的PASSGATE信号大约是-10伏，而施加到图5中P-沟道MOS下拉晶体管174栅极上的PULLDOWN信号是大约1.5伏(VWG)。
在REFRESH PROGRAM操作期间，控制信号ERASE CYCLE处在LOW，而控制信号PROGRAM CYCLE处在HIGH，如图8中的标号352所示。ERASE/PROGRAM RESET控制信号也会出现简短的脉冲HIGH，如标号354所示。结果，施加到图5中P-沟道MOS传递晶体管172栅极上的PASSGATE信号是-2伏，而施加到图5中P-沟道MOS下拉晶体管174栅极上的PULLDOWN信号是大约10伏(VMP)。
在INCREMENT操作期间，控制信号ERASE CYCLE处在LOW，而控制信号PROGRAM CYCLE处在HIGH。结果，施加到图5中P-沟道MOS传递晶体管172栅极上的PASSGATE信号是-2伏，而施加到图5中P-沟道MOS下拉晶体管174栅极上的PULLDOWN信号是大约10伏(VMP)。在结束INCREMENT操作时，RESET控制信号会出现简短的脉冲HIGH，如标号356所示，将传递门电路200复位。
在USER ERASE操作期间，INTERNAL REFRESH控制信号是LOW，控制信号ERASE CYCLE是HIGH，而控制信号PROGRAM CYCLE是LOW，如图8中标号350所示。结果，施加到图5中P-沟道MOS传递晶体管172栅极上的PASSGATE信号低于1伏，而施加到图5中P-沟道MOS下拉晶体管174栅极上的PULLDOWN信号是大约1.5伏(VWG)。
在USER PROGRAM操作期间，INTERNAL REFRESH控制信号是LOW，控制信号ERASE CYCLE是LOW，而控制信号PROGRAM CYCLE是HIGH，如图8中标号352所示。ERASE/PROGRAM RESET控制信号也会出现简短的脉冲HIGH，如标号354所示。结果，施加到图5中P-沟道MOS传递晶体管172栅极上的PASSGATE信号是大约10伏，而施加到图5中P-沟道MOS下拉晶体管174栅极上的PULLDOWN信号是大约0伏。
尽管本发明是用实施例来表示和说明的，本领域的技术人员无需脱离本发明的原理就能够对其作出许多进一步的修改。本发明是由权利要求书来限定的。

Claims (5)

1.一种用于操作快闪存储器阵列的方法，包括以下步骤：
a)扫描上述快闪存储器阵列的一行待刷新行存储器单元；
b)同时地擦除上述快闪存储器阵列中的上述待刷新行中的存储器单元；
c)同时地编程上述快闪存储器阵列中的上述待刷新行的所述存储器单元；以及
d)递增上述快闪存储器阵列中的上述待刷新行的地址。
2.按照权利要求1的操作快闪存储器阵列的方法，其特征是进一步包括以下步骤：
擦除上述快闪存储器阵列中选定的一行中的待刷新存储器单元；以及
对上述快闪存储器阵列中的上述选定行中待刷新的存储器单元进行编程。
3.按照权利要求2的操作快闪存储器阵列的方法，其特征是在步骤a)之前执行权利要求2的步骤。
4.按照权利要求2的操作快闪存储器阵列的方法，其特征是在步骤a)和b)之间执行权利要求2的步骤。
5.按照权利要求1的操作快闪存储器阵列的方法，包括以下步骤：
e)读出上述快闪存储器阵列中选定的一行，并且在上述选定行中存储一个选定位的状态；
f)将所述选择的位编程为和步骤e)中存储的所述选择位相同的状态。
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