CN1502132A - 测定绕线可靠性之电子迁移测试结构 - Google Patents

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Abstract

本发明系一种测定绕线可靠性之电子迁移测试结构，在这个测试结构的第一个测试结构连接区(I1)及第二个测试结构连接区(I2)之间有一个包括一个电迁移区(L)及一个电迁移阻障区(V)的待测试区。为了能够以快速加速测试的方式直接精确的估计(半导体电路或薄膜电路的)最大使用寿命，故在非常靠近电迁移阻障区(V)的位置设置第一个感应器接头(S1)及第三个感应器接头(S3)，并在第二个测试结构连接区(I2)旁设置第二个感应器接头(S2)。

Description

测定绕线可靠性之电子迁移测试结构
技术领域
本发明系一种测定绕线可靠性之电子迁移测试结构，尤其是一种能够在半导体电路内进行快速加速测试用的电迁移测试结构。
背景技术
无论是对积体半导体电路及薄膜电路的制造或制造完成后的应用而言，高度的可靠性都是一个直接重要的因素。因此在制造过程中需进行多项测试，以求能够尽可能精确的判定每一个制造程序的品质。
由于绕线的结构宽度的集成密度愈来愈大(尤其是半导体电路内的绕线)，因此大规模集成电路内的此种互连在运转中会承受极大电流密度的荷载。此时由于所选用的基材(半导体基片)具有良好的冷却作用，因此可以避免互连被熔化，不过因电流造成在电子方向的质量移转却可能经由互连内形成的空穴而导致电路的失效。此种机制与电流密度及温度均有关，一般称之为电迁移。电迁移可以决定电路的最大使用寿命及/或可靠性，而且可能经由不同的参数对电路的制造造成影响。
为了能够估计半导体电路或薄膜电路的最大使用寿命，有必要按一定的测试结构在提高的温度及电流密度下进行所谓的电迁移测试。进行电迁移测试时通常是利用特殊的电炉将温度升高，以便以人工方式加速电路的老化过程。由于电路的制造(特别是积体半导体电路的制造)可能需要好几个星期的时间，因此最好能够在制造过程中就进行必要的检验，以测定制造过程中是否有发生任何缺失，为此业界发展出所谓的加速测试及加高速加速测试，这些测试方法能够规律性的对制造中的电路进行检验量测，而且必须能够在以秒为单位的时间内完成这些检验量测，以免拉长电路的制造时间，导致制造成本上升。
为了尽可能加速电路老化的过程，需要将温度及电流密度都提高到很大的程度，但如此一来又会因为电流过大而发生自加热的情况。
H.A.Schaft在其“Reliability Test Chips：NIST33 & 34 for JEDECInter-Laboratory Experiments and More”，IEEE International IntegratedRealibility Workshop Final Report(1997年，144--145页)一文中提出一种以高速加速测试方式测定绕线可靠性之电子迁移测试结构，其中在第一个测试结构连接区及第二个测试结构连接区之间有一个待测试的金属化互连型(Via)的电迁移区。为了检验电路的失效情况，在第一及第二个测试结构连接区旁分别设有第一及第二个感应器接头，这两个感应器接头分别通往属于其的感应器凸缘。利用JEDEC标准测试方法，例如等温线测试(JESD63)及所谓的SWEAT测试(JEP119)，即可估计出所属的半导体电路的使用寿命。此种测试结构的缺点是对产品的适切性很小，这是因为在半导体电路内使用的所谓的电迁移阻障(例如接点型式的电迁移阻障)通常是位于导电层之间，但利用此种测试结构却无法对这种电迁移阻障进行必要或足够的检验。
T.S.Sriram在其“Electromigration Teststructure Designs to identifyVIA failure modes”，Proc.International Conference on MicroelectronicTeststructures(2000年，155--157页)一文中提出另外一种以高速加速测试方式测定绕线可靠性之电子迁移测试结构，其中电迁移测试结构的待测试区不但具有一个金属化互连型的电迁移区，也具有一个接点型(Via)的电迁移阻障。利用这种电迁移测试结构虽然可以对所属的半导体电路获得较好的产品适切性及/或较具有说服力的测试结果，但是其缺点是无法得出高精确度的量化测试结果，特别是从温度的观点来看。
发明内容
本发明的目的是提出一种更好的测定绕线可靠性之电子迁移测试结构，这种电迁移测试结构不但要能够加快测试的速度，也要能够提高测试的精确度。
具有本发明权利要求1之特征的电迁移测试结构即可达到本发明的目的。
特别是由于本发明提出之电迁移测试结构具有设置在非常靠近电迁移阻障区之位置并接通至电迁移区的第三个感应器接头，以及电迁移区的结构能够在其内部形成大致均匀的温度分布，故能对邻近的温度作出直接精确的估算，这样就可以据此调整电流密度，以及对例如使用接点(Via)时关于与温度有关的量化估算也可以获得一比较精确的测试精度。此外还有一个附带效益是可以经由一个简化的电子误差分析精确的执行确定失效位置的工作。
第一个测试结构连接区及第二测试结构连接区的尺寸最好都会朝待测试区的方向逐渐缩小，这样就可以防止因为温度差异及电迁移的改变造成机械应力及金属流量发散现象的出现。第一个测试结构连接区及第二测试结构连接区的尺寸系以阶段性的方式朝待测试区的方向逐渐缩小，这样就可以为互连宽度的结构化及/或选择调整至一个最大且精确的可以预先设定的温度梯度。
为了进一步提高测试精度，感应器接头的构造方式应能够对电迁移区及/或测试结构连接区发生某种程度的温度平衡作用并将感应器接头造成的影响降低到最小的程度。第二个感应器接头最好是位于第二个测试结构连接区的尺寸缩小部分，这样就可以使电迁移区的主流温度几乎不会受到任何影响。
为了进一步改善产品适切性，可以另外设置大致平行于待测试区的无功结构，以形成更切合实际的结构，以及充分利用对相邻互连的温度导引作用。无功结构最好是由一个无功电迁移区及一个无功电迁移阻障区构成，这样互连及接点(Via)就其产品适切性的温度特性都可以被测试。
其它从属于独立权利要求的从属权利要求的内容均为本发明之其它有利的实施方式。
附图说明
以下配合实际的实施方式及图式对本发明作进一步的说明。
图式1a：本发明之第一种实施方式的电迁移测试结构的简化上视图。
图式1b：图式1a之测试结构的温度变化曲线。
图式1c：沿图式1a之A--A’线的简化断面图。
图式1d：电迁移测试结构的电迁移阻障区的部分断面图。
图式2：本发明之第二种实施方式的电迁移测试结构的简化上视图。
图式3：本发明之第三种实施方式在电迁移阻障区的部分断面图。
具体实施方式
图式1a显示本发明之第一种实施方式的电迁移测试结构的简化上视图，其中一待测区具有一个电迁移区(L)及一个电迁移阻障区(V)。说的更精确一些，电迁移区(L)可以是由一个宽度(B1)的金属互连(例如位于所属之半导体电路的一个金属化层内的金属互连)所构成。如果电迁移区(L)的长度(1)足够的话，则在固定不变的温度下，电迁移在电迁移区(L)内造成的材料流也是固定不变的。
本发明之第一种实施方式的测试结构是以一个接点(Via)及/或一个通路接触孔(V)作为内部有一个由电迁移造成的较小的材料流的电迁移阻障区(V)，这个接点(Via)及/或一个通路接触孔(V)位于电迁移区(L)的金属化层及第一个测试结构连接区(I1)的一个金属化层之间。这种接点(Via)在其所属的半导体电路内的作用是形成各个金属化层之间的连接，但由于这种接点(Via)通常是以其它的材料制成，所以电迁移效应造成的材料流会比较小。因此这个部分的作用就是作为电迁移阻障。
图式1c显示沿图式1a之A--A’线的简化断面图。图式1c中与图式1a中相同的标号代表完全相同或作用相同的对象，因此在图式1a中已说明过的对象就不在图式1c中重复说明。
依据图式1c，第一个测试结构连接区(I1)可以具有一种由铝、铜或其它金属构成的第一个金属互连。同样的，在位于下方的金属化层内形成的电迁移区(V)也可以具有一种由铝、铜或其它金属构成的金属互连。作为电迁移区(从上下文来看应该是”电迁移阻障区”--译者说明)的接点(Via)可以是由钨、钛、或是其它具有良好的充填特性的导电材料制成。但由于构成材料的不同，这种接点(Via)的作用是作为电迁移阻障，而由于不会再补充同类的材料，因此在这个位置会优先将导电层内的材料运出，最后可能导致测试结构失效。
从图式1a及图式1c可以看出，具有较小之互连宽度(B4)的第一个感应器接头(S1)及第三个感应器接头(S3)均位于直接靠近接点(V)的位置。由于互连宽度较小，故可将待测区的温度的影响降低到最小的程度。此外，接点(V)所在部分的第一个测试结构连接区(I1)的宽度(B2)对电迁移区(L)的宽度(B1)的关系应受到一合理的限定，才能使这两个层面之间的温度梯度不致于因施加的加热电流造成的焦耳加热而变的过高。最好能够将接点(V)所在部分的第一个测试结构连接区(I1)及电迁移(L)之间的温度梯度调整到小于50℃的程度，以便能够可靠的将机械应力及电迁移的影响降低到最小的程度。这样就会直接从第一个测试结构连接区(I1)到与电迁移区(L)的另一个终端连接的第二个测试结构连接区(I2)产生电流施加。
为了进一步缩小温度梯度及因温度梯度引起的流向一个实际的接头凸缘的材料流发散，应将第一及第二个测试结构连接区(I1，I2)的宽度分阶段逐步缩小，也就是朝待测试区的方向逐渐变细变窄。同样的，在分为段逐渐缩小的过程中，各互连段的断面积也要作相应的调整，以产生一个最大温度梯度Tmax(例如50℃)，这样就可以避免在各个缩小阶段之间产生机械应力。阶段式缩小的另外一个优点是有助于简化光蚀刻结构化的步骤。
为了能够精确的测定电迁移区(L)内产生的温度，第二个测试结构连接区(I2)具有第二个感应器(S2)接头。从图式1a可看出第二个感应器(S2)接头形成于第二个测试结构连接区(I2)的第二个缩小阶段，这样可以进一步缩小第二个感应器接头(S2)对温度变化曲线可能造成的影响。同样的，感应器接头的宽度也要尽可能的小，以防止发生不利的温度降低情况。
图式1b显示沿着图式1a之测试结构的简化的温度变化曲线。重要的是，在电迁移区(L)内产生的温度不但非常的均匀，而且还可以经由第二及第三个感应器接头(S2，S3)精确的测出其数值，此点对于以快速加速进行的测试尤其重要。利用这种测试结构可以经由大幅提高的电流密度在电迁移区(L)内达到因焦耳加热造成的强烈加热作用及非常高的温度，此种非常高的温度可以大幅缩短测试时间。在电迁移区(L)内的此种非常高的温度基本上保持于固定不变的状态，而且可以经由第二及第三个感应器接头(S2，S3)精确的测出其数值，以便据以对测试程序进行适当的控制。
举例而言，为了温度测定可以充分利用与温度具有关联性的电迁移区(L)及/或所属的金属电阻，在此处感应器接头是作为测定电迁移区(L)的电压降及/或电位差用的电压抽头。由于电迁移区(L)具有构造简单、长度(l)足够、以及可预先设定宽度(B1)等条件，故可在量测期间以直接精确且简单的方式测定互连温度，因此在所属的半导体电路及/或薄膜电路可以形成足够的接地。此处的电迁移区(L)及接点(Via)相当于所属半导体电路内典型的互连及接点(Via)。
位于接点(Via)旁边的电压接头及/或电压抽头(S1，S3)可能会对测试结构(特别是电迁移区L)造成不利的冷却作用，故需按照图式1a及图式1d的显示的方式将第一及第三个感应器接头(S1，S3)设置在距离迁移区(L)及/或测试结构连接区(I1)一段距离及/或至少部分平行于迁移区(L)及/或测试结构连接区(I1)的位置，以达到最佳化的温度变化曲线。同样的道理，第二个感应器接头(S2)也是设置在第一个缩小部分之后，以避免在第二个测试结构连接区(I2)处发生不利的温度降低情况。因此可以经由选择适当的互连宽度，进一步防止温度差异造成的机械应力的出现。
如图式1a及图式1b所示，电迁移区(L)及电迁移阻障区(V)的连接区(I1，I2)的各个部分的宽度(B1，B2，B3，B4)的尺寸应作一合理的设计，以便在电迁移区(L)达到一定的温度时，相应的温度梯度会低于一个最大预定值Tmax(例如50℃)。特别是经由第三个感应器接头(S3)可以用快速加速的测试方法进行对产品(也就是具有接点(V)的半导体电路)非常重要的可靠性研究，例如可以直接精确的估计出半导体电路或薄膜电路的使用寿命。此外，经由这个增设的第三个感应器接头(S3)也可以精确的测出发生失效的位置，这对于找出失效原因有很大的帮助。因此利用本发明提出的测试结构就不必像传统的测试结构必须经由直接费事的准备工作及REM(电机试验及研究规程)试验才能确定发生失效的位置。
图式2显示本发明之第二种实施方式的电迁移测试结构的简化上视图。图式2中与图式1中相同的标号代表完全相同或作用相同的对象，因此在图式1中已说明过的对象就不在图式2中重复说明。
图式2显示之第二种实施方式的特征是另外设置一种所谓的无功结构，这种无功结构平行于具有电迁移区(L)及电迁移阻障区(V)的待测试区，这种无功结构与待测试区相距一个距离(F)。这个距离(F)是制造程序所能够达到的最小光蚀刻结构宽度。
这种至少在电迁移区(L)的范围设置的无功结构的作用是提高产品适切性。尤其是光蚀刻程序所使用的成像方法对独立及/或单一的互连只能产生很不清楚而且断面性质非常不明确的成像，而如图式2所示的无功结构能够灵巧的适应实际存在的现场条件，这是因为待测试区基本上具有与互连在所属的半导体电路及/或薄膜电路内相同的结构。这样就可以有效防止超临界测试结构(例如比所属的半导体电路更早发生失效的测试结构)的出现。
如图式2所示，在测试结构两侧各设置一个平行于电迁移区(L)的无功电迁移区(DL)(也就是所谓的空管线)，此无功电迁移区(DL)与电迁移区(L)的距离应设定为能够容许的最小距离。除了如前面所述能够使成像特性获得改善外(尤其是改善电迁移区(L)的成像特性)，具有无功电迁移区(DL)的测试结构还能够大幅改善所属之半导体电路内的温度关系。说得更精确一些就是，由于电迁移区(DL)非常靠近测试结构及/或电迁移区(L)，因此电迁移区(DL)能够冷却测试结构及/或电迁移区(L)，所以需要较大的电流密度才能够达到相同的测试温度。由于这个电流也会流经电迁移阻障区(V)，导致电迁移阻障区(V)的温度升高，因此为了避免电迁移阻障区(V)发生过热的情况，可以在无功结构内另外再设置无功电迁移阻障区(DV)(也就是所的空空接点)。经由图式2中平行于第一及第二个连接区(I1，I2)的无功连接区(DI)可以进一步改善产品的适切性及/或对平行放置之互连的热幅射。经由以上的说明可知，这种无功结构不但具有均匀冷却接点(V)及导电层的作用，而且能够使结构的成像达到非常均匀且没有任何光电缺陷的程度，因此可以让使用者能够对所属半导体电路的产品性质作一非常精确的测定及描述。
图式3显示本发明之第三种实施方式在电迁移阻障区(V)的部分断面图。图式3中与图式1及图式2中相同的标号代表完全相同或作用相同的对象，因此在图式1及图式2中已说明过的对象就不在图式3中重复说明。
从图式3可以看出形成材料流较小的电迁移阻障区的可能的方法，例如沿着整个形状及/或边角沉积出一个连续的金属互连，由于材料在边角处的沉积速度不同，因此会在边角处形成不同的材料结构，而电迁移效应则会造成较小的材料流。因此按照本发明提出的方法，前面说明过的电迁移测试结构除了可以应用前面说明过的接点(Vias)之外，也可以应用如图式3所示的电迁移阻障区(V)，而且同样可以让使用者能够以直接精确及快速加速的方式进行测试。同样的，如图式3所示，也可以利用间隔物技术在沟槽内形成侧壁接点或连接结构，以形成所需的电迁移阻障区。
虽然以上的说明是以积体半导体电路为例说明本发明提出的电迁移测试结构，但是本发明的应用范围绝非仅限于积体半导体电路，而是也可以应用于使用薄膜技术的电路。

Claims (14)

1.一种测定绕线可靠性之电子迁移测试结构，此种电迁移测试结构具有：
--用来施加加热电流的第一个测试结构连接区(I1)及第二个测试结构连接区(I2)；
--一个待测试区，此待测试区包括一个具有固定的材料流的电迁移区(L)及一个具有较小的材料流的电迁移阻障区(V)，而且系设置在两个测试结构连接区(I1，I2)之间；
--用来记录待测试之电迁移阻障区(V)及电迁移区(L)失效的第一个感应器接头(S1)及第二个感应器接头(S2)；
此种电迁移测试结构之特征为：第三个感应器接头(S3)在直接接近电迁移阻障区(V)的位置与电迁移区(L)接通，而且电迁移区(L)的构造方式使其能够在内部形成大致均匀的温度分布。
2.如权利要求1的电迁移测试结构，其特征为：由一个接点构成电迁移阻障区(V)。
3.如权利要求1或2的电迁移测试结构，其特征为：由一个宽度(B1)固定不变的金属互连构成电迁移区(L)。
4.如权利要求1-3中任一项的电迁移测试结构，其特征为：第一个测试结构连接区(I1)及第二个测试结构连接区(I2)的尺寸都会朝待测区的方向逐渐缩小。
5.如权利要求4的电迁移测试结构，其特征为：以阶段性的方式将尺寸逐渐缩小。
6.如权利要求1-5中任一项的电迁移测试结构，其特征为：第一个感应器接头(S1)的构造方式可以对电迁移区(L)发生某种程度的温度平衡作用。
7.如权利要求4-6中任一项的电迁移测试结构，其特征为：第二个感应器接头(S2)位于第二个测试结构连接区(I2)的尺寸缩小部分。
8.如权利要求1-7中任一项的电迁移测试结构，其特征为：第三个感应器接头(S3)的构造方式可以对第一个测试结构连接区(I1)发生某种程度的温度平衡作用。
9.如权利要求1-8中任一项的电迁移测试结构，其特征为：连接区(I1，I2)以及电迁移区(L)及/或电迁移阻障区(V)的断面积尺寸会使其在达到一定的温度时，相应的温度梯度不会超过一个最大预定值Tmax。
10.如权利要求1-9中任一项的电迁移测试结构，其特征为：至少设置一个平行于待测试区的无功结构。
11.如权利要求10的电迁移测试结构，其特征为：无功结构具有一个无功电迁移区(DL)、一个无功电迁移阻障区(DV)、及/或一个无功连接区(DI)。
12.如权利要求10或第11的电迁移测试结构，其特征为：无功结构与待测试区之间仅相距一最小结构宽度(F)。
13.如权利要求1-12中任一项的电迁移测试结构，其特征为：将这个电迁移测试结构用于一个半导体电路或一个薄膜电路。
14.如权利要求1-13中任一项的电迁移测试结构，其特征为：将这个电迁移测试结构用于会产生焦耳加热的快速加速测试方式。
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