CN1806331A - 开关电容电路及其半导体集成电路 - Google Patents

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Abstract

在硅衬底上形成高度为HB、宽度为WB的矩形平行六面体突出部分(21)，并且在该突出部分(21)的上壁表面及侧壁表面部分上形成栅极氧化膜，以形成MOS晶体管。上述准备的P沟道和n沟道MOS晶体管并联，以配置开关电容电路的开关。以这种方式，开关电容电路可表现出更小的漏泄电流和更小的DC偏置。

Description

开关电容电路及其半导体集成电路
技术领域
本发明涉及半导体集成电路衬底上形成的开关电容电路，以及包括开关电容电路的半导体集成电路。
背景技术
常规地，在MOS晶体管的生产过程中，以800℃的高温在硅表面上形成作为栅极绝缘膜的热氧化膜。
需要在低温环境中形成氧化膜，以提高半导体的生产效率。为了实现该需要，例如，专利文件1公开了在低温等离子体气氛中形成绝缘膜的技术。
当在集成电路的衬底上形成滤波器时，使用开关电容滤波器。
当p沟道MOS晶体管和n沟道MOS晶体管并联、并用作开关电容电路的开关时，问题出现了：由于p沟道MOS晶体管的寄生电容不同于n沟道MOS晶体管的寄生电容，因此在开关期间产生噪声。
为了解决该问题，常规上使用图7所示的电路。
在图7中，通过并联p沟道MOS晶体管71a和n沟道MOS晶体管71b来配置开关70。
n沟道MOS晶体管72的栅极和p沟道MOS晶体管71a的栅极和源极并联到连接源极和漏极的端之间的电容，并且n沟道MOS晶体管73的栅级和p沟道MOS晶体管71a的栅极和漏极并联到连接源极和漏极的端之间的电容。
p沟道MOS晶体管74的栅极和n沟道MOS晶体管71b的栅极和漏极并联到共同连接源极和漏极的端之间的电容，并且p沟道MOS晶体管75的栅级和n沟道MOS晶体管的栅极和漏极并联到连接源极和漏极的端的电容。
使用上述配置，p沟道MOS晶体管71a的栅极和源极与栅极和漏极之间的电容基本等于n沟道MOS晶体管71b的栅极和源极与栅极和漏极之间的电容。
当在集成电路的衬底上形成开关电容滤波器时，存在由于晶体管的漏泄电流和运算放大器的偏压引起的不能得到基于设计值的滤波器特性的问题。
为了解决该问题，专利文件2中的例子描述了提供用于偏置补偿、以消除运算放大器DC偏置影响的开关电容器。
专利文件3描述了在硅衬底上形成三维栅极。
专利文件1：日本公开专利申请号2002-261091
专利文件2：日本公开专利申请号2000-22500(图1)
专利文件3：日本公开专利申请号2002-110963(图1)
如上所述，要求降低MOS晶体管的漏泄电流产生的开关电容电路的积分值的误差、DC偏置等。
由于图7所示的电路要求将晶体管72-75加到开关70上，因此增加了电路的大小。
此外，当使用CMOS开关时，存在由于p沟道MOS晶体管的电容大于n沟道MOS晶体管的寄生电容引起的在将开关切换到接通或断开位置时输出电压的波动宽度大的问题。
发明公开
本发明旨在降低开关电容电路的误差，并且旨在降低开关期间的噪声和电压波动。
在半导体集成电路的衬底上形成根据本发明的开关电容电路，并且该电路包括：MIS(金属绝缘半导体)场效应晶体管，其中由硅衬底形成突出部分，该硅衬底具有作为主表面的第一晶体表面和作为侧表面的第二晶体表面，在惰性气体的等离子体气氛中去掉硅表面上的封端氢，然后以等离子体气氛中等于或者低于大约550℃的温度在突出部分的上表面和侧表面的至少一部分上形成栅极绝缘膜，在栅极绝缘膜上形成栅极，并且在包围突出部分的栅极绝缘膜的两侧上形成漏极和源极；以及电容器。
惰性气体是由例如氩、氪、氙等形成。
根据本发明，可降低MIS场效应晶体管的漏泄电流和DC偏置。因此，可减少开关电容电路的误差，并且不需要用于补偿DC偏置的电路。
此外，由于p沟道MOS晶体管和n沟道MOS晶体管的栅极和漏极之间的电容、以及栅极和源极之间的电容可彼此基本相等，因此不需要用于降低开关噪声的电路。
另外，可改进MIS场效应晶体管的电流驱动能力，并且硅衬底的主表面上MIS场效应晶体管的设备面积会更小。
在上述发明中，在突出部分上表面的第一晶体表面、以及侧表面的第二晶体表面上形成沟道，并且MIS场效应晶体管的沟道宽度至少是上表面的沟道长度和侧表面的沟道长度的和。
使用上述配置，由于在不同晶体表面上形成沟道，因此可改进MIS场效应晶体管的特性。
在上述发明中，突出部分具有上硅表面(110)和侧硅表面(110)，其中在突出部分的左边和右边区域、以及包围栅极的硅衬底的突出区域中形成源极和漏极。
使用上述配置，可在硅衬底的表面(100)和(110)上形成沟道。因此，可改进场效应晶体管的电流驱动能力。
在上述发明中，开关电容电路包括具有并联的p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的开关，并且设定p沟道MIS场效应晶体管的上表面和侧表面的栅极宽度，以使p沟道MIS场效应晶体管的电流驱动能力可基本等于n沟道MIS场效应晶体管的电流驱动能力。
使用上述配置，由于组成开关的p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的栅极和源极之间的电容、以及栅极和漏极之间的电容可彼此基本相等，因此可降低开关期间的噪声。此外，由于p沟道MIS场效应晶体管的寄生电容可更小，因此可降低开关的输出电压波动。
在上述发明中，开关电容电路包括：第一p沟道和n沟道MIS场效应晶体管，其在输出端处接收信号，并且彼此并联；第二p沟道和n沟道MIS晶体管，其彼此连接，并且其输入端连接到第一p沟道和n沟道MIS场效应晶体管的输出端，并且其输出端接地；电容器，其一端连接到第一p沟道和n沟道MIS场效应晶体管的输出端；第三p沟道和n沟道MIS场效应晶体管，其彼此并联，其输入端连接到电容器的另一端，并且其输出端接地；以及第四p沟道和n沟道MIS场效应晶体管，其彼此并联，并且其输入端连接到电容器的另一端。
使用上述配置，形成开关电容电路开关的p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的栅极和源极之间的电容、以及栅极和漏极之间的电容可彼此基本相等，从而降低了开关期间的噪声。
根据本发明的半导体集成电路包括：包括p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的电路，其中由硅衬底形成突出部分，该硅衬底具有作为主表面的第一晶体表面和作为侧表面的第二晶体表面，在惰性气体的等离子体气氛中去掉硅表面上的封端氢，然后以等离子体气氛中等于或者低于大约550℃的温度在突出部分的上表面和侧表面的至少一部分上形成栅极绝缘膜，在栅极绝缘膜上形成栅极，并且在包围突出部分的栅极绝缘膜的两侧上形成漏极和源极；以及具有p沟道MIS场效应晶体管或n沟道MIS场效应晶体管、及电容器的开关电容电路。
根据本发明，可降低MIS场效应晶体管的漏泄电流和DC偏置。因此，可减少开关电容电路的误差，并且不需要用于补偿DC偏置的电路。
另外，p沟道MOS晶体管和n沟道MOS晶体管的栅极和漏极之间的电容、以及栅极和源极之间的电容可彼此基本相等，因此不需要用于降低开关噪声的电路。
此外，由于可准备其它电路的p沟道MOS场效应晶体管和n沟道MOS场效应晶体管的特性，因此可降低连接在随后级处的差分放大电路的DC偏置和1/f噪声。
另外，通过在三维结构中的差分晶体表面上形成栅极绝缘膜，可改进MIS场效应晶体管的电流驱动能力，并且可以使硅衬底主表面上MIS场效应晶体管的设备面积更小。
在上述发明中，设定p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的上表面和侧表面的栅极宽度，以使p沟道MIS场效应晶体管的电流驱动能力可基本等于n沟道MIS场效应晶体管的电流驱动能力。
使用上述配置，p沟道MOS场效应晶体管和n沟道MOS场效应晶体管的栅极和源极之间的电容、以及栅极和漏极之间的电容可彼此基本相等，从而降低了开关期间的噪声。
附图简要描述
图1是使用径向线隙缝天线的等离子体设备的剖视图；
图2是接口电平密度的比较；
图3示出根据本发明实施例的半导体生产过程中生产的硅衬底的结构；
图4示出根据本发明实施例的半导体生产过程中MOS晶体管的结构；
图5示出直接转换系统的接收电路；
图6示出开关电容电路；并且
图7示出常规开关的配置。
用于实现本发明的最佳模式
以下通过参考附图解释本发明的实施例。以下首先描述的是使用等离子态中的惰性气体以低温在硅衬底上形成栅极绝缘膜(例如氧化膜)、并产生MIS(金属绝缘半导体)场效应晶体管的半导体生产过程。在日本公开专利申请号2002-261091中公开了用于形成栅极绝缘膜的方法。
图1是使用将在半导体生产过程中使用的径向线隙缝天线的等离子体设备的剖视图。
真空罐(处理室)12中产生真空，如果从簇射板(shower plate)12导入氩气(Ar)，则该氩气从出口11A排出，并且该气体被变为氪气。处理室11中的压力被设定为133Pa(1托)。
然后，硅衬底14被置于具有加热机构的采样台上，并且采样的温度被设定为大约400℃。如果硅衬底14的温度处于200℃和550℃之间，则以下结果基本相同。
在之前执行的预处理过程中使用贵氟化酸来清洗硅衬底14，结果，使用氢来封端表面上硅的未使用耦合。
接下来，将频率为2.45GHz的微波从同轴波导15提供给径向线隙缝天线16，并且通过壁部分中提供的介质板17将微波从径向线隙缝天线16导入处理室11。导入的微波将从簇射板12导出的氪气抽入处理室11。结果，立即在簇射板12下形成高密度Kr等离子体。如果提供的微波的频率大约是900MHz或更高、以及10GHz或更低，则以下结果基本相同。
使用图1所示的配置，簇射板12和硅衬底14之间的间隔被设定为大约6cm。可以以更小间隔、更高速度形成膜。
可通过使用另一种方法将微波导入处理室的方式泵取等离子体，而不是将等离子体设备限定在使用径向线隙缝天线的设备。
通过使硅衬底14暴露在由Kr气体泵取的等离子体，硅衬底14的表面接收具有低能量的Kr离子的照射，并且去掉表面封端氢。
然后，从簇射板12导入分压比为97/3的Kr/O2混合气。此时，处理室中的压力将被保持在大约133Pa(1托)。在作为Kr气和O2混合的高密度泵取的等离子体中，中间泵取态中的Kr*和O2分子彼此冲突，并且可有效产生大量的原子氧O*。
在本发明中，硅衬底14的表面被原子氧O*氧化。在常规热氧化方法中，氧化是由O2分子和H2O分子执行，并且需要超过800℃的非常高的过程温度。在本实施例中执行的使用原子氧的氧化过程中，可以以大约400℃的非常低的温度执行氧化过程。为了扩展Kr*和O2之间的冲突机会，希望在处理室中保持更高的温度。然而，如果压力过高，则产生的O*彼此冲突，并返回到O2分子。因此，要维持最佳的气体压力。
当形成硅氧化膜(硅复合层)的期望厚度的膜时，停止微波功率的导入，以终止等离子体泵取，并且Kr/O2混合气被Ar气代替，从而终止了氧化过程。在本过程之前或之后使用Ar气，以使用比氪更便宜的气体作为吹扫用气体。收集本过程中使用的Kr气，以重复利用。
在形成上述氧化膜之后，执行电极形成过程、保护膜形成过程、氢烧结过程等，以产生包括晶体管和电容器的半导体集成电路。
作为测量上述程序中形成的硅氧化膜中氢含量的结果，在膜厚度为3nm的硅氧化膜上的表面密度变换之后，该氢含量低于1012/cm2。尤其在具有小漏泄电流的氧化膜上，表面密度转换期间硅氧化膜中的氢含量是1011/cm2或更低。另一方面，在表面密度变换期间，形成氧化膜之前没有接触氪等离子体的氧化膜包含1012/cm2或更多的氢。
当使用通过用上述Kr等离子体照射来去掉封端氢之后导入的Kr/O2执行氧化过程时，与常规微波等离子体氧化形成的硅氧化膜相同的电压处的漏泄电流降低了两个或三个数量级，从而获得了非常优秀的低漏泄特征。已经在使用膜厚达到约1.7nm的硅氧化膜集成电路的生产过程中确认了漏泄电流特征的改进。
当测量与上述半导体生产过程中得到的硅氧化膜相关的、硅/硅氧化膜界面能级密度的表面方向相关性时，在硅表面的任何表面方向上获得大约为1×1010eV-1cm-2的非常低的界面能级密度。
图2示出由上述半导体生产过程在硅衬底的每个表面(100)、(110)、和(111)上形成的Kr/O2膜，以及测量常规热氧化膜的界面能级密度的结果。
如图2所示，当产生Kr/O2膜时，任何表面(100)、(110)、和(111)上半导体的界面能级密度是1010eV-1cm-2或更低。另一方面，高于常规800℃的条件中形成的表面(100)上热氧化膜的界面能级密度是1.1倍或更高，并且在上述半导体生产过程中，可形成具有低界面能级密度的高质量绝缘膜。
通过降低界面能级密度，可降低重组载流子的概率，从而降低了1/f噪声。
对于电气特征(诸如抗压特征、热载流子阻抗、取决于冲击电流流过时硅氧化膜破坏的电荷QBD(崩溃电荷)等)和可靠性特征，半导体生产过程中形成的氧化膜表明等于或高于常规热氧化膜的良好特征。
如上所述，在去掉表面封端氢后使用Kr/O2高密度等离子体，以400℃的低温对所有表面方向上的硅执行高级硅氧化过程。认为通过去掉封端氢、并通过将惰性气体(例如Kr)包含在氧化膜中的方式减少氧化膜中的氢含量而得到上述效应。通过氧化膜中的少量氢，在硅氧化膜中不存在元素的弱耦合，并且通过包含氪，缓和了膜中或硅/二氧化硅界面上的应力。结果，可大大改进硅氧化膜的电气特性。
在上述半导体生产过程中，认为表面密度转换中1012/cm2或更低的氢密度、或作为期望条件的1011/cm2、以及5×1011/cm2或更低的Kr密度有助于改进硅氧化膜的电气特性和可靠性特性。
在上述半导体过程中，可使用惰性气体和NH3气的混合以及惰性气体、O2和NH3的混合来形成硅氮化膜以及硅氧化和氮化膜。
通过形成氮化膜得到的效应主要是基于即使去掉表面封端氢后等离子体中氢的存在。通过等离子体中的氢，硅氧化膜中和界面上的悬挂键组成Si-H和N-H的耦合并被封端，并且，结果硅氧化膜中和界面上的电阱消失。
认为通过形成氧化和氮化膜所得到的效果不仅仅是由通过去掉封端氢而在氧化和氮化膜中氢含量的减少引起，而且是由包含在氧化和氮化膜中氮的某一百分比引起。氧化和氮化膜的Kr含量是氧化膜中含量的1/10或更少，并且氮的含量大于Kr的含量。也就是说，由于在氧化和氮化膜中氢含量少，因此硅氮化膜中弱耦合的比率减少，并且包含的氮缓和了膜Si/SiO2中或界面上的应力。结果，认为膜中的电荷以及界面能级密度减少，并且大大改进了氧化和氮化膜的电气特性。
通过形成氧化膜或氧化和氮化膜得到的期望结果不仅仅是由去掉封端氢引起，而且是由将Ar或Kr包含在氮化膜或氧化和氮化膜中引起。也就是说，在上述半导体生产过程中得到的氮化膜中，包含在氮化膜中的Ar或Kr缓和了氮化膜中或硅/氮化膜界面上的应力。结果，降低了硅氮化膜中的固定电荷和界面能级密度，并且降低了电气特性、尤其是1/f噪声，从而大大改进了可靠性。
上述半导体生产过程中使用的惰性气体并不局限于Ar气、Kr气，也可使用氙Xe气。
此外，在形成硅氧化膜和硅氮化膜之后，真空罐1中的压力被维持在133Pa(1托)，导入分压比为98/2的Kr/NH3混合气，并且可在硅氧化膜以及硅氧化和氮化膜的表面上形成大约O.7nm的硅氮化膜。
由此，可以得到具有在其表面上形成的硅氮化膜的硅氧化膜以及硅氧化和氮化膜。因此，可形成具有高介电常数的绝缘膜。
为了实现上述半导体生产过程，除了图1所示的设备以外，可使用另一种等离子体处理设备，其能够使用等离子体来形成低温氧化膜。例如，可使用2级簇射板型等离子体处理设备，其具有：第一气体排放结构，其排放用于泵取等离子体的Ar气或Kr气；以及第二气体排放结构，其不同于第一气体排放结构，并排放O2、NH3、或N2/H2气。
以下描述的是根据本发明实施例的半导体生产过程。半导体生产过程在表面(100)和表面(110)上形成MIS场效应晶体管的栅极绝缘膜。
当在表面(111)上形成p沟道晶体管时，得到1.3倍于表面(100)的电流驱动能力。如果在表面(110)上形成p沟道晶体管时，则得到1.8倍于表面(100)的电流驱动能力。
图3示出在根据本发明实施例的半导体生产过程中在硅衬底22上形成具有表面(100)和(110)的突出部分23和24的状态。图4示出在根据本发明实施例的半导体生产过程中产生的n沟道MOS晶体管20和p沟道MOS晶体管21的结构。图4示出在栅极氧化膜的下部形成、并由对角线指示的沟道。
如图3所示，具有作为主表面的表面(100)的硅衬底22被设备分离区域22c分为p型区域A和n型区域B。在区域A中，在表面(100)的基准上形成高度为HA、宽度为W1A的矩形平行六面体突出部分23。类似地，在区域B中，形成高度为HB、宽度为W1B的突出部分24。
如图4所示，在半导体生产过程中，在硅衬底22的表面、以及突出部分23和24的上表面和侧表面上形成硅氧化膜。
在硅氧化膜上形成多晶硅栅电极25和26，当形成多晶硅栅电极25和26时，形成硅氧化膜，并且在多晶硅栅电极25和26的下方形成栅极绝缘膜27和28。
另外，n型混合离子被射入p型区域A的栅电极25两侧上的区域，从而形成包括突出部分23的n型扩散区域29和30。n型扩散区域29和30配置n沟道MOS晶体管20的源极和漏极。同样在n型区域B中，p型混合离子被射入栅电极26两侧上的区域，从而形成包括突出部分24的p型扩散区域31和32。p型扩散区域31和32配置p沟道MOS晶体管21的源极和漏极。
当预定电压被加到p沟道MOS晶体管21和n沟道MOS晶体管20的栅电极25和26时，在栅极氧化膜27和28的下方形成图4对角线所示沟道。
n沟道MOS晶体管20表面(100)的栅极宽度在突出部分23上表面(突出部分23的上表面)上是W1A，在突出部分23右下方和左下方上的硅衬底22的平面部分上是W2A/2。因此，整个栅极宽度是W1A+W2A。类似地，n沟道MOS晶体管20表面(110)的栅极宽度、即突出部分23左侧和右侧表面的栅极宽度是HA。因此，整个栅极宽度是2HA。栅极宽度对应于通道宽度。n沟道MOS晶体管20的栅极长度是LgA。
相应地，n沟道MOS晶体管20的电流驱动能力是由μn1(W1A+W2A)+μn2·2HA表示。μn1表示表面(100)上的电子迁移率，μn2表示表面(110)上的电子迁移率。
类似地，p沟道MOS晶体管21表面(100)的栅极宽度在突出部分24上表面上是W1B，在突出部分24左下方和右下方上的硅衬底22的平面部分处是W2B/2。因此，整个栅极宽度是W1B+W2B。p沟道MOS晶体管21表面(110)的栅极宽度、即突出部分24左侧和右侧表面上的栅极宽度是HB。因此，整个栅极宽度是2HB。栅极宽度对应于通道宽度。p沟道MOS晶体管21的栅极长度是LgB。
因此，p沟道MOS晶体管21的电流驱动能力可由μp1(W1B+W2B)+μp2·2HB表示。μp1指示表面(100)上的空穴迁移率，μp2指示表面(110)上的空穴迁移率。
由此，通过设定突出部分23和24的各个高度HA和HB，可平衡p沟道MOS晶体管21的电流驱动能力和n沟道MOS晶体管22的电流驱动能力。该条件可由以下等式表示。
μn1(W1A+W2A)+μn2·2HA＝μp1(W1B+W2B)+μp2·2HB
通过将HA和HB设定为满足以上等式的值，可平衡p沟道MOS晶体管21的电流驱动能力和n沟道MOS晶体管22的电流驱动能力。在此情况下，p沟道MOS晶体管21主表面(例如表面(100))的沟道宽度不一定要非常大于n沟道MOS晶体管20的表面(100)上的沟道宽度。因此，这两个MOS晶体管之间栅极绝缘膜附近寄生电容的差别会更小。因此，当使用p沟道MOS晶体管21和n沟道MOS晶体管20配置CMOS结构的电路时，可降低当对这些晶体管的栅极氧化膜附近的寄生电容充电或放电时引起的电流值不平衡，并且可降低当开关CMOS结构的晶体管时引起的噪声电平。
可设定p沟道MOS晶体管21的高度HB，以使在将n沟道MOS晶体管20栅极的高度HA设定为“0”以后，n沟道MOS晶体管21的电流驱动能力基本等于n沟道MOS晶体管20的电流驱动能力。
当单独形成p沟道MOS晶体管21或n沟道MOS晶体管20时，由于p沟道或n沟道MOS晶体管的硅衬底的主表面(例如表面(100))上栅极的区域会比常规半导体生产过程中的小，因此p沟道MOS晶体管和n沟道MOS晶体管的硅衬底上主表面上的区域会更小，从而提高了半导体电路的集成。此外，由于p沟道和n沟道MOS晶体管的寄生电容会更小，因此可增加MOS晶体管的开关速度，并且可降低开关时的功耗。
硅表面上形成的绝缘膜并不局限于氧化膜，而是可以形成硅氮化膜、硅氧化和氮化膜等。
以下所述是在上述半导体生产过程中在半导体集成电路上形成开关电容滤波器的情况。
图5示出半导体电路的衬底上形成的直接转换接收机电路的重要部分。
天线41接收的无线电信号被低噪声放大器42放大，并被输入混频电路43和44。
本地振荡电路45产生的本地信号被输入混频电路43的另一个输入端，并且本地信号被移相器46相移90度，并且得到的本地信号被输入混频电路44的另一个输入端。
在混频电路43和44中，接收信号及其本地信号混合，并且被转换为具有90度相移的基带信号。然后，开关电容滤波器等形成的低通滤波器47和48在预定频率上衰减信号，并将合成信号输出到DC放大器49和50。
DC放大器49和50将基带信号放大为取决于A/D转换器51和52的分辨率的信号电平。
A/D转换器51和52将模拟基带信号转换为数字信号，并将该信号输出到数字信号处理器(DSP)53。该DSP 53执行数字信号处理并解调信号。
以下通过参考图6解释使用CMOS开关的开关电容电路的例子。
在图6中，通过并联p沟道MOS晶体管61a和n沟道MOS晶体管61b来配置开关61。输入信号Vin被发送到开关61的输入端，并且输出端连接到电容器C1。
通过并联p沟道MOS晶体管62a和n沟道MOS晶体管62b来配置开关62。开关62的输入端连接到开关61的输出端(电容器C1的一端)，并且输出端接地。
通过并联p沟道MOS晶体管63a和n沟道MOS晶体管63b来配置开关63。开关63的输入端连接到电容器C1的另一端，并且输出端接地。
通过并联p沟道MOS晶体管64a和n沟道MOS晶体管64b来配置开关64。开关64的输入端连接到电容器C1的另一端(开关63的输入端)，并且输出端连接到运算放大器的反向输入端和电容器C1。
电容器C2连接在运算放大器65的反向输入端和输出端之间，并且非反向输入端接地。
以下解释电路的操作。
用于将开关61和63同时切换到接通位置的信号被输入p沟道MOS晶体管61a、n沟道MOS晶体管61b(开关61)、p沟道MOS晶体管63a以及n沟道MOS晶体管63b(开关63)的栅极。
当开关61和开关63处于断开位置时，用于将开关61和63同时切换到接通位置的信号被输入p沟道MOS晶体管62a、n沟道MOS晶体管62b(开关62)、p沟道MOS晶体管64a以及n沟道MOS晶体管64b(开关64)的栅极。
当信号被输入栅极、并且开关61和63接通时，电容器C1被输入电压Vin充电，开关61和63切断，并且当开关62和64接通时，电容器C1的电荷被转移到另一个电容器C2。
当在上述半导体过程中生产开关电容电路时，p沟道MOS晶体管和n沟道MOS晶体管的栅极和源极之间的电容与栅极和漏极之间的电容彼此相等，从而降低了开关期间的噪声。由此，不需要用于补偿p沟道MOS晶体管和n沟道MOS晶体管之间寄生电容差的电路。另外，可降低配置开关的p沟道MOS晶体管的设备面积，以使寄生电容更小，从而降低开关的输出电压的变化宽度。
消除硅表面的损坏并使该表面水平可降低MOS晶体管特性(例如阈值电压等)的变化，从而降低MOS晶体管的漏泄电流，并且减少开关电容电路积分值的误差。此外，可使用上述氧化膜配置电容器，以改进电容器的特性。
通过在不同晶体表面上形成三维结构和栅极氧化膜，可改进MOS晶体管的电流驱动能力，并且硅衬底主表面上晶体管的设备面积会更小。
开关电容电路的开关并不局限于实施例中并联的p沟道MOS晶体管和n沟道MOS晶体管，而是还可仅由n沟道MOS晶体管或p沟道MOS晶体管配置。在这些情况下，可降低MOS晶体管特性的变化，并还可得到减少漏泄电流和DC偏置的效应。此外，MOS晶体管的设备面积会更小。
另外，可以在上述半导体过程中生产p沟道MOS晶体管和n沟道MOS晶体管，如除了例如开关电容电路之外的电路，例如DC放大器、A/D转换电路、数字电路等。
使用上述配置，可准备其它电路的n沟道MOS晶体管和n沟道MOS晶体管的特性。因此，可降低DC偏置和1/f噪声。另外，由于可改进MOS晶体管的电流驱动能力，因此也可改进电路的操作特性。
此外，可在硅的不同晶体表面(例如表面(100)和(110))上形成其它电路的p沟道MOS晶体管和n沟道MOS晶体管的沟道，并且沟道宽度可被设计为使p沟道MOS晶体管和n沟道MOS晶体管之间的电流驱动能力相等。
使用上述配置，p沟道MOS晶体管的寄生电容等可与n沟道MOS晶体管相等，并且寄生电容会更小，从而增加了MOS晶体管的操作速度，并降低了接通和切断MOS晶体管期间由电流产生的噪声。
本发明可被配置如下，而不局限于上述实施例。
本发明的应用并不局限于开关电容电路，本发明也可被应用到开关电容滤波器等。
硅的晶体表面并不局限于表面(100)和(110)的组合，而是可以是其它组合，诸如表面(100)和(111)的组合等。
根据本发明，可降低开关电容电路MIS场效应晶体管的漏泄电流和DC偏置。因此，不需要用于补偿漏泄电流和DC偏置的电路。另外，通过将p沟道MIS场效应晶体管的电流驱动能力设定为基本等于n沟道MIS场效应晶体管的电流驱动能力，可降低开关期间的噪声和输出电压的电压变化。此外，还可降低连接到开关电容电路的其它电路的开关期间的DC偏置和噪声。

Claims (8)

1.一种在半导体集成电路的衬底上形成的开关电容电路，包括：
MIS场效应晶体管，其中由硅衬底形成突出部分，所述硅衬底具有作为主表面的第一晶体表面和作为侧表面的第二晶体表面，在惰性气体的等离子体气氛中去掉硅表面上的封端氢，然后以所述等离子体气氛中等于或者低于大约550℃的温度在所述突出部分的上表面和所述侧表面的至少一部分上形成栅极绝缘膜，在所述栅极绝缘膜上形成栅极，并且在包围所述突出部分的所述栅极绝缘膜的两侧上形成漏极和源极；以及电容器。
2.如权利要求1所述的电路，其中
在所述突出部分的所述上表面的第一晶体表面和所述侧表面的第二晶体表面上形成沟道，并且所述MIS场效应晶体管的沟道宽度是所述上表面的沟道宽度和所述侧表面的通道宽度的和。
3.如权利要求1或2所述的电路，其中
所述突出部分具有：包括硅表面(100)的上表面；包括硅表面(110)的所述侧表面；并且在包围所述栅极的所述突出部分上、以及所述硅衬底的所述突出部分的左边区域和右边区域中形成所述源极和所述漏极。
4.如权利要求1或2所述的电路，其中
所述开关电容电路包括通过并联p沟道MIS场效应晶体管和n沟道MIS场效应晶体管形成的开关，并且设定所述p沟道MIS场效应晶体管的所述突出部分的上表面和所述侧表面的栅极宽度，以使所述p沟道MIS晶体管的电流驱动能力可基本等于所述n沟道MIS晶体管的电流驱动能力。
5.如权利要求1或2所述的电路，其中，开关电路包括：
第一p沟道和n沟道MIS场效应晶体管，其在输出端处接收信号，并且彼此并联；第二p沟道和n沟道MIS晶体管，其彼此连接，并且其输入端连接到第一p沟道和n沟道MIS场效应晶体管的输出端，并且其输出端接地；电容器，其一端连接到第一p沟道和n沟道MIS场效应晶体管的输出端；第三p沟道和n沟道MIS场效应晶体管，其彼此并联，其输入端连接到所述电容器的另一端，并且其输出端接地；以及第四p沟道和n沟道MIS场效应晶体管，其彼此并联，并且其输入端连接到所述电容器的另一端。
6.一种半导体集成电路，包括：
包括p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的电路，其中由硅衬底形成突出部分，该硅衬底具有作为主表面的第一晶体表面和作为侧表面的第二晶体表面，在惰性气体的等离子体气氛中去掉硅表面上的封端氢，然后以等离子体气氛中等于或者低于大约550℃的温度在突出部分的上表面和侧表面的至少一部分上形成栅极绝缘膜，在栅极绝缘膜上形成栅极，并且在包围突出部分的栅极绝缘膜的两侧上形成漏极和源极；以及包括所述p沟道MIS场效应晶体管或所述n沟道MIS场效应晶体管的开关电容电路。
7.如权利要求6所述的电路，其中
设定所述p沟道MIS场效应晶体管和所述n沟道MIS场效应晶体管的上表面和侧表面的栅极宽度，以使所述p沟道MIS场效应晶体管的电流驱动能力可基本等于所述n沟道MIS场效应晶体管的电流驱动能力。
8.如权利要求6或7所述的电路，其中
所述开关电容电路包括通过将所述p沟道MIS场效应晶体管与所述n沟道MIS场效应晶体管并联所形成的开关。
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