CN1921075A - 半导体器件及改善体接触绝缘体上硅(soi)场效应晶体管的方法 - Google Patents

半导体器件及改善体接触绝缘体上硅(soi)场效应晶体管的方法 Download PDF

Info

Publication number
CN1921075A
CN1921075A CNA2006101002550A CN200610100255A CN1921075A CN 1921075 A CN1921075 A CN 1921075A CN A2006101002550 A CNA2006101002550 A CN A2006101002550A CN 200610100255 A CN200610100255 A CN 200610100255A CN 1921075 A CN1921075 A CN 1921075A
Authority
CN
China
Prior art keywords
region
active
gate electrode
under
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101002550A
Other languages
English (en)
Other versions
CN100459076C (zh
Inventor
E·J·诺瓦克
K·麦克斯戴
羅明姬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IBM China Co Ltd
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1921075A publication Critical patent/CN1921075A/zh
Application granted granted Critical
Publication of CN100459076C publication Critical patent/CN100459076C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Thin Film Transistor (AREA)

Abstract

一种用于降低体接触区域下面的电阻的装置和方法。本方法包括提供包括栅极结构的衬底，该栅极结构包括有源区域和接触体区域。本方法还包括在接触体区域下面以高于在有源区域下面的剂量形成第一杂质区域。所得的较高浓度用于降低在隔离沟道区域的体接触寄生区域中的电阻，并抑制用于泄漏的背栅极“潜路径”。

Description

半导体器件及改善体接触绝缘体上硅(SOI) 场效应晶体管的方法
技术领域
本发明涉及半导体器件，更具体地说，涉及使用晕圈注入工艺改善体接触绝缘体上硅(SOI)场效应晶体管(FET)的方法。
背景技术
在部分耗尽SOI，PDSOI中的体接触器件是在PLL，小摆动(small-swing)接收器及类似器件中使用的关键类似元件。如在半导体制造技术中所公知的，在PDSOI中，栅极下面的耗尽/反型层比硅有源层薄。在体接触器件中，必须确保与体是低电阻接触，并且在程序开发的早期提供了精确的模型。在程序开发的后期增加的晕圈或阱剂量降低了体效应和FET的发展。此外，在程序开发的后期增加的晕圈或阱剂量要求重新设计器件，伴随着周期和成本的增加。
在标准SOI FET中，在硅氧化物绝缘层上设置的硅外延层中形成源极和漏极。在SOI技术中，如果SOI晶体管器件的体悬浮，例如不与电压源连接，器件的特性和阈值电压可能随着实际操作中器件经历的开关历程而改变。已公知，为了消除这样的不足，形成与器件的体的接触以允许体与电压源连接。这可以通过使用垂直栅极线做到；然而，已知的接触体具有高电阻，这有损器件的特性。
作为例子，在已知的体接触中，以与半导体器件的有源区域的浓度相同的浓度掺杂体接触。此掺杂可以影响半导体器件的许多性能特性。例如，如果为了减小体接触电阻提高体掺杂浓度，相应地会增加器件的阈值电压。因此，在一些情况下，对于施加给栅极的给定电压，采用增加体掺杂以减小体接触电阻的半导体器件倾向于要求更高的栅极电压以导电并且弱导电。体接触器件的另一个问题是对与器件沟道相邻的源极和漏极之间以及在体接触和源极/漏极区域之间提供隔离的栅极电极的区域下面的电流可能存在“潜路径(sneak path)”。当体掺杂在此隔离区域下面太低处并与源极和漏极区域相邻时，可以在源极和漏极之间形成降低器件的操作的寄生沟道。当在关于衬底电压的电压下操作体接触器件时，此潜路径显著恶化，其倾向于反转体，在此潜路径上提供“背栅极”作用。因此期望获得低电阻体接触，并且消除潜路径，而保持器件的低阈值电压。
发明内容
在本发明的第一方面中，一种制造器件的方法包括提供包括栅极结构的衬底，所述栅极结构包括有源区域和接触体区域。本方法还包括在接触体区域下面以高于在有源区域下面的剂量形成第一杂质区域。
在本发明的另一方面中，一种方法包括提供包括栅极结构的衬底，所述栅极结构包括有源栅极电极和隔离栅极电极。有源栅极电极和隔离栅极电极互不平行。该方法还包括在隔离栅极电极的边缘，以高于在有源栅极电极下面的剂量形成第一杂质区域。不在有源栅极电极下面形成第一杂质区域。
在本发明的另一方面中，一种半导体器件包括具有有源沟道区域和至少一个基本垂直于有源沟道区域的隔离沟道区域的器件。有源沟道区域和至少一个隔离沟道区域具有第一浓度的掺杂区域，并且隔离沟道区域具有基本不影响器件的有源沟道区域的第二、更高浓度的掺杂区域。第二、更高浓度用于降低隔离沟道区域的体接触寄生区域中的电阻，并抑制用于泄漏的背栅极“潜路径”。
附图说明
图1-3是根据本发明制造器件的方法的实施例的截面图；
图4示出了本发明的第一实施例的顶视图；以及
图5示出了本发明的第二实施例的顶视图；
具体实施方式
本发明涉及半导体器件，更具体地说，涉及在体接触区域上使用晕圈注入工艺改善体接触SOI FET的方法。根据本发明，在衬底的第一方向(如，x-方向)上形成FET的沟道区域并且在沟道区域中包括第一浓度、第一杂质类型的第一晕圈注入。在另一方向(如y方向)上形成体接触区域并且包括不同于第一浓度的第二浓度(优选更高的浓度)、第一杂质类型的第二晕圈注入。根据本发明，第二晕圈注入减小体接触电阻，仅提少数特征。
参考图1，示出了根据本发明的实施例的初始结构的实例。在图1中，在衬底10上形成可选氧化物BOX 12并且在可选氧化物BOX 12上形成SOI层14。在SOI层14上形成栅极介质16。在栅极介质16上形成有源栅极电极(例如，栅极)18，该电极包括垂直栅极线18a(隔离栅极电极)。垂直栅极线18a用作与下面的衬底的体接触，下面将更详细的讨论。
应该明白，初始结构可以由用于形成各自结构的任何合适的方法形成。因此，栅极介质16可以由例如氧化物，氮化物或高k材料形成并可以包括例如SiO2。栅极18(以及垂直栅极线18a)可以由例如多晶硅形成。此外，栅极介质16可以在约0.7nm到2nm的范围内，并且还可以依赖于具体的应用改变这些规格。例如，栅极18的长度可以在从约50nm到约150nm的范围内。
参考图2，在一个实施例中，实行氧化工艺以移除在多晶硅栅极18的侧壁和垂直栅极线18a上的任何不完整部分并保护多晶硅栅极18的侧壁和垂直栅极线18a。在实施例中，可以通过任何公知的沉积工艺生长或沉积氧化物以形成氧化物层20，或者使用生长和沉积的组合。氧化物层20可以在如2nm到5nm的范围内，当然，本发明也旨在使用其它范围。
图2还示出了用于本器件的延伸注入工艺。在此工艺中，如磷(P)，砷(As)，锑(Sb)等的施主元素用于nMOSFET，并且如硼(B)，铟(In)，氟化硼(BF2)等的受主元素用于pMOSFET。在一个实施中，依赖于具体的应用，在普通能量水平和剂量下进行掺杂。用于延伸区域的典型的杂质剂量范围从5×1014cm-2到1×1016cm-2。用于延伸区域的典型的杂质能量水平范围从0.1keV到10keV，如示出的实例。
图3示出了掺杂和延伸的分布，在一个实施例中，因为图2的延伸注入，离子渗入栅极18和垂直栅极线18a约5nm到10nm。因为图2的延伸注入，杂质在SOI层14中提供约180到400的分布。本领域的技术人员应该明白在SOI层14中的分布及栅极18和垂直栅极线18a中的分布是一个非限制性示意实例，并因此可以依赖于用于具体应用的粒子能量水平和杂质浓度而改变。
图3同样示出了在四个方向上的晕圈注入。可以通过适合所形成的器件类型的任何标准的晕圈注入方法形成晕圈区域。例如，对nFET类型的器件，晕圈区域可以由例如B，In，BF2等形成，剂量范围从1×1013cm-2到2×1014cm-2，杂质能量范围从1keV到100keV并且倾角范围从10°到50°。在一个实施例中，倾角是与有源区域的注入倾角不同的角度。对pFET类型的器件，晕圈区域可以由例如P，As，Sb等形成。
图4示出了根据本发明的器件的顶视图。在此实施例中，示出了“T”形栅极类型器件。如此图所示，在体接触区域上，更具体地说，在垂直栅极线18a上实施附加晕圈注入工艺。如图4中所示，平行于有源栅极区域18b实施晕圈注入工艺。这样，因为更高的剂量基本平行于这样的区域18b并且基本在垂直栅极线18a(垂直于区域18b)上实施，晕圈注入工艺不会显著影响有源沟道区域18b。
在一个实施例中，晕圈注入的剂量在2×1013cm-2到约2×1014cm-2范围内，以相对高的能量如对于As为120keV实施。
在此工艺中，注入包括，例如，对pMOSFET器件用如P，As，Sb等的施主元素掺杂器件，并且对nMOSFET器件用如B，In，BF2等的受主元素掺杂器件。因此，根据本发明，在晕圈注入中使用的杂质的类型将是用于初始晕圈注入的杂质的类型。
通过在更高的能量和剂量下使用晕圈注入，现在其自身可以减小体的底部的体电阻。因此，在本发明的方法和结构中，剂量和能量越高，体中的电阻下降越大。
图5示出了根据本发明的器件的顶视图。在此实施例中，示出了“H”形栅极类型器件。如此图所示，在体接触区域上，更具体地说，在垂直栅极线18a上实施附加晕圈注入工艺。如图5中所示，类似于图4，仅基本在垂直栅极线18a上实施晕圈注入工艺。这样，因为基本平行于这样的区域18b并且基本在垂直栅极线18a(垂直于区域18b)上实施注入，所以晕圈注入工艺不会显著影响有源沟道区域18b。当参考图4的实施例时，晕圈注入还可以控制阈值电压，以及抑制用于泄漏的背栅极潜路径。
同样，如前面讨论的，通过在更高的能量和剂量下使用晕圈注入，现在其自身可以减小体的底部的体电阻。因此，在本发明的方法和结构中，剂量和能量越高，体中的电阻下降越大。在一个实施例中，晕圈注入的剂量在2×1013cm-2到约2×1014cm-2范围内，以相对高的能量如对于As为120keV实施，并且利用了如上面描述的相同的元素。
因此，这些实施例包括这样的方法和器件，其利用如垂直栅极线的体接触的增加的掺杂浓度提供半导体器件的有源区域的掺杂浓度。根据本发明，在晕圈注入中，离子穿过体接触到达，其自身在有源沟道区域中接收更小的注入剂量或浓度。这样，本发明的晕圈注入工艺控制阈值电压，同时减小在体接触和下面结构之间的接触电阻。同样，通过使用本发明，通过在T或H-体栅极的方向上提供强晕圈离子注入，而沿有源栅极仅有常规剂量的晕圈注入，体接触相比于常规器件有较大改进而仅对FET有较小影响。这在体接触寄生区域中提供低电阻，并且还抑制否则在这样的设计中已经观察到的用于泄漏的背栅极潜路径。
在图4和图5的注入步骤后可以执行标准的工艺步骤以完成器件制造(包括隔离物形成，源极/漏极注入，源极/漏极退火，以及金属化)。例如，在衬底的延伸区域顶上，在栅极的任一侧上形成源极/漏极隔离物。可以通过用于形成侧壁隔离物的任何标准方法形成源极/漏极隔离物。在衬底中形成到源极/漏极隔离物的任一侧的源极/漏极区域。可以由任何适合形成的器件类型的杂质形成源极/漏极区域。例如，对nFET器件，源极/漏极区域可以由如砷或磷形成。对pFET器件，源极/漏极区域可以由如硼或BF2形成。
虽然根据典型的实施例描述了本发明，本领域的技术人员应该认识到本发明可以修改并且在附加权利要求的精神和范围内实施。

Claims (20)

1.一种方法，包括以下步骤：
提供包括栅极结构的衬底，所述栅极结构包括有源区域和接触体区域；以及
在所述接触体区域下面以高于在所述有源区域下面的剂量形成第一杂质区域。
2.根据权利要求1的方法，其中所述形成步骤包括在基本平行于所述有源区域的方向上离子注入杂质。
3.根据权利要求2的方法，其中仅在所述接触体区域下面离子注入所述杂质。
4.根据权利要求2的方法，还包括在所述有源区域下面离子注入杂质。
5.根据权利要求4的方法，其中以高于在所述有源区域下面的剂量或能量水平、或角度，进行在所述接触体区域下面的注入。
6.根据权利要求1的方法，其中所述形成步骤包括以从2×1013cm-2到约2×1014cm-2范围内的剂量在所述接触体区域下面注入杂质。
7.根据权利要求1的方法，还包括以第一能量和剂量在所述有源区域和所述接触体区域的边缘下面注入杂质，并且所述形成步骤包括以更高的剂量和能量水平、或角度注入所述杂质区域。
8.根据权利要求1的方法，其中所述形成步骤包括基本垂直于所述有源区域，在所述接触体区域的T或H体的一部分的方向上注入强晕圈离子注入。
9.根据权利要求1的方法，其中所述形成步骤在所述接触体区域的体接触寄生区域中提供低电阻。
10.根据权利要求1的方法，其中所述形成步骤抑制用于泄漏的背栅极“潜路径”。
11.一种方法，包括以下步骤：
提供具有栅极结构的衬底，所述栅极结构包括有源栅极电极和隔离栅极电极，所述有源栅极电极和隔离栅极电极互不平行；以及
在所述隔离栅极电极的边缘下面以高于在所述有源栅极电极下面的剂量形成第一杂质区域，其中所述第一杂质没有注入到所述有源栅极电极下面。
12.根据权利要求11的方法，其中所述形成步骤包括在基本平行于所述有源栅极电极的方向上离子注入杂质。
13.根据权利要求12的方法，其中仅在所述隔离栅极电极下面离子注入所述杂质。
14.根据权利要求11的方法，还包括在所述有源栅极电极下面离子注入杂质。
15.根据权利要求14的方法，其中以低于形成所述第一杂质区域的剂量进行所述离子注入。
16.根据权利要求14的方法，其中还在所述隔离栅极电极下面进行在所述有源栅极电极下面的所述离子注入。
17.根据权利要求11的方法，其中所述形成第一杂质区域的步骤包括使用包括硼(B)，铟(In)和氟化硼(BF2)中的一种的第一掺杂剂，或包括磷(P)，砷(As)和锑(Sb)中的一种的第二掺杂剂。
18.根据权利要求11的方法，其中所述有源栅极电极为nMOSFET和pMOSFET中的至少一个形成器件，所述pMOSFET掺杂有硼(B)，铟(In)和氟化硼(BF2)中的一种用于延伸区域，并且所述nMOSFET掺杂有磷(P)，砷(As)和锑(Sb)中的一种用于延伸区域。
19.根据权利要求11的方法，其中所述有源栅极电极以较低剂量掺杂有与形成所述第一杂质区域相同的杂质。
20.一种半导体器件，包括一器件，所述器件具有一有源沟道区域和基本垂直于所述有源沟道区域的至少一个隔离沟道区域，所述有源沟道区域和所述至少一个隔离沟道区域具有第一浓度的掺杂区域，并且所述隔离沟道区域具有基本上不影响所述器件的所述有源沟道区域的第二、更高浓度的掺杂区域，所述第二、更高浓度用于降低所述隔离沟道区域的体接触寄生区域中的电阻，并抑制用于泄漏的背栅极“潜路径”。
CNB2006101002550A 2005-08-24 2006-07-05 改善体接触绝缘体上硅(soi)场效应晶体管的方法 Expired - Fee Related CN100459076C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/161,973 US20070048925A1 (en) 2005-08-24 2005-08-24 Body-Contacted Silicon on Insulation (SOI) field effect transistors
US11/161,973 2005-08-24

Publications (2)

Publication Number Publication Date
CN1921075A true CN1921075A (zh) 2007-02-28
CN100459076C CN100459076C (zh) 2009-02-04

Family

ID=37778744

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101002550A Expired - Fee Related CN100459076C (zh) 2005-08-24 2006-07-05 改善体接触绝缘体上硅(soi)场效应晶体管的方法

Country Status (2)

Country Link
US (1) US20070048925A1 (zh)
CN (1) CN100459076C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487084A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 Mosfet及其制造方法
US8933512B2 (en) 2010-12-03 2015-01-13 Institute of Microelectronics, Chinese Academy of Science MOSFET and method for manufacturing the same
CN105931968A (zh) * 2016-05-27 2016-09-07 上海集成电路研发中心有限公司 一种全耗尽绝缘层硅晶体管的形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487083B (zh) * 2010-12-03 2015-03-25 中国科学院微电子研究所 Mosfet及其制造方法
US8796748B2 (en) * 2012-08-08 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacture thereof, and image sensor circuits
US8829616B2 (en) 2012-10-25 2014-09-09 International Business Machines Corporation Method and structure for body contacted FET with reduced body resistance and source to drain contact leakage
US20250203916A1 (en) * 2023-12-14 2025-06-19 Psemi Corporation Asymmetric MOSFET Devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911988B2 (ja) * 1980-01-23 1984-03-19 株式会社日立製作所 イオン打込み方法
JP3778581B2 (ja) * 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
US5405795A (en) * 1994-06-29 1995-04-11 International Business Machines Corporation Method of forming a SOI transistor having a self-aligned body contact
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
US6353245B1 (en) * 1998-04-09 2002-03-05 Texas Instruments Incorporated Body-tied-to-source partially depleted SOI MOSFET
TW432545B (en) * 1998-08-07 2001-05-01 Ibm Method and improved SOI body contact structure for transistors
US6387739B1 (en) * 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
US6156589A (en) * 1998-09-03 2000-12-05 Micron Technology, Inc. Compact SOI body contact link
US5965917A (en) * 1999-01-04 1999-10-12 Advanced Micro Devices, Inc. Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects
US6429482B1 (en) * 2000-06-08 2002-08-06 International Business Machines Corporation Halo-free non-rectifying contact on chip with halo source/drain diffusion
US6580137B2 (en) * 2000-08-29 2003-06-17 Boise State University Damascene double gated transistors and related manufacturing methods
US6509241B2 (en) * 2000-12-12 2003-01-21 International Business Machines Corporation Process for fabricating an MOS device having highly-localized halo regions
US6498371B1 (en) * 2001-07-31 2002-12-24 Advanced Micro Devices, Inc. Body-tied-to-body SOI CMOS inverter circuit
US6642579B2 (en) * 2001-08-28 2003-11-04 International Business Machines Corporation Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET
US7138318B2 (en) * 2003-05-28 2006-11-21 Advanced Micro Devices, Inc. Method of fabricating body-tied SOI transistor having halo implant region underlying hammerhead portion of gate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487084A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 Mosfet及其制造方法
US8933512B2 (en) 2010-12-03 2015-01-13 Institute of Microelectronics, Chinese Academy of Science MOSFET and method for manufacturing the same
CN102487084B (zh) * 2010-12-03 2015-06-10 中国科学院微电子研究所 Mosfet及其制造方法
CN105931968A (zh) * 2016-05-27 2016-09-07 上海集成电路研发中心有限公司 一种全耗尽绝缘层硅晶体管的形成方法
CN105931968B (zh) * 2016-05-27 2018-12-18 上海集成电路研发中心有限公司 一种全耗尽绝缘层硅晶体管的形成方法

Also Published As

Publication number Publication date
CN100459076C (zh) 2009-02-04
US20070048925A1 (en) 2007-03-01

Similar Documents

Publication Publication Date Title
US6221724B1 (en) Method of fabricating an integrated circuit having punch-through suppression
US10374068B2 (en) Tunnel field effect transistors
US6563151B1 (en) Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same
JP5225091B2 (ja) 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法
US7754569B2 (en) Anti-halo compensation
US20240371940A1 (en) Semiconductor device having dopant deactivation underneath gate
US8963249B1 (en) Electronic device with controlled threshold voltage
US8853042B2 (en) Carbon and nitrogen doping for selected PMOS transistors on an integrated circuit
US6358783B1 (en) Semiconductor device and method of manufacturing the same
EP0670604B1 (en) MOS thin-film transistors with a drain offset region
WO2010079389A1 (en) Semiconductor device and method of manufacturing a semiconductor device
US20020019103A1 (en) Tilt-angle ion implant to improve junction breakdown in flash memory application
US5893740A (en) Method of forming a short channel field effect transistor
US7397084B2 (en) Semiconductor device having enhanced performance and method
US20040041170A1 (en) Low dose super deep source/drain implant
US7253043B2 (en) Short channel semiconductor device fabrication
US7105413B2 (en) Methods for forming super-steep diffusion region profiles in MOS devices and resulting semiconductor topographies
CN100459076C (zh) 改善体接触绝缘体上硅(soi)场效应晶体管的方法
US6512244B1 (en) SOI device with structure for enhancing carrier recombination and method of fabricating same
CN106024629A (zh) 具有掺杂分布的半导体晶体管器件
US20080023761A1 (en) Semiconductor devices and methods of fabricating the same
US7795098B1 (en) Rotated field effect transistors and method of manufacture
KR101063567B1 (ko) Ｍｏｓ 디바이스 및 그 제조방법
US7019363B1 (en) MOS transistor with asymmetrical source/drain extensions
KR20050107885A (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Free format text: FORMER OWNER: LUIS ALEJANDRO CORRAL LA SALLE

Owner name: LUIS ALEJANDRO CORRAL LA SALLE

Free format text: FORMER OWNER: LASSALLE HUGO VICTOR CORAL

Effective date: 20101102

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20101108

Address after: 201203 Shanghai city Pudong New Area Keyuan Road No. 399 Zhang Jiang Zhang Jiang high tech Park Innovation Park 10 Building 7 layer

Patentee after: International Business Machines (China) Co., Ltd.

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090204

Termination date: 20170705