CS210763B1 - Logical network connection for recording and reading or deleting - Google Patents
Logical network connection for recording and reading or deleting Download PDFInfo
- Publication number
- CS210763B1 CS210763B1 CS340875A CS340875A CS210763B1 CS 210763 B1 CS210763 B1 CS 210763B1 CS 340875 A CS340875 A CS 340875A CS 340875 A CS340875 A CS 340875A CS 210763 B1 CS210763 B1 CS 210763B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- circuit
- input
- output
- memory circuit
- memory
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Vynález se týká problematiky jednoúčelových logických sítí s paměťovými obvody pro záznam a čtení, případně mazáni. Podstata vynálezu spočívá v zapojení těchto obvodů do řetězců a jejich novým propojením. Řetězec paměťových obvodů sestává nejméně ze dvou paměťových obvodů spojených v kaskádě za sebou. Výstup prvního paměťového obvodu je spojen jednak se vstupem druhého pamětového obvodu, a jednak s prvním vstupem prvního kombinačního obvodu, výstup prvního kombinačního obvodu je spojen jednak s prvním výstupem zapojení, a jednak se vstupem prvního časového členu, jehož výstup je spojen s řídicím vstupem prvního paměťového obvodu, atd.The invention relates to the issue of single-purpose logic networks with memory circuits for recording and reading, or erasing. The essence of the invention lies in connecting these circuits into chains and their new interconnection. A chain of memory circuits consists of at least two memory circuits connected in cascade one after the other. The output of the first memory circuit is connected, on the one hand, to the input of the second memory circuit, and on the other hand, to the first input of the first combinational circuit, the output of the first combinational circuit is connected, on the other hand, to the first output of the circuit, and on the other hand, to the input of the first timer, the output of which is connected to the control input of the first memory circuit, etc.
Description
Řetězec paměťových obvodů sestává nejméně ze dvou paměťových obvodů spojených v kaskádě za sebou. Výstup prvního paměťového obvodu je spojen jednak se vstupem druhého pamětového obvodu, a jednak s prvním vstupem prvního kombinačního obvodu, výstup prvního kombinačního obvodu je spojen jednak s prvním výstupem zapojení, a jednak se vstupem prvního časového členu, jehož výstup je spojen s řídicím vstupem prvního paměťového obvodu, atd.A memory circuit chain consists of at least two memory circuits connected in cascade one after the other. The output of the first memory circuit is connected to the input of the second memory circuit and to the first input of the first combinational circuit, the output of the first combinational circuit is connected to the first output of the circuit and to the input of the first timer, the output of which is connected to the control input of the first memory circuit, etc.
Předmětem vynálezu je zapojení logické sítě pro záznam a čtení, případně mazání, složené z logických prvků a které řeší záznam a čtení, případně záznam a čtení spojené s mazáním přečteného stupně.The subject of the invention is the connection of a logical network for recording and reading, or erasing, composed of logical elements and which solves recording and reading, or recording and reading combined with erasing of the read level.
V oblasti logických sítí jsou známá paměťová zapojení, která umožňují zápis a případný postupný přenos logických signálů, popřípadě posloupnosti logických signálů, anebo posloupnosti kombinací logických signálů.In the field of logic networks, memory circuits are known that enable the recording and eventual sequential transmission of logic signals, or sequences of logic signals, or sequences of combinations of logic signals.
Zapojení podle vynálezu spojuje některé vlastnosti dříve uvedených zapojení pro zápis a postupný přenos informací a řeší záznam a čtení případně mazání řazením logických prvků do pravidelně větvené logické sítě.The circuit according to the invention combines some of the features of the previously mentioned circuits for writing and sequential transfer of information and solves recording and reading, or erasing, by arranging logical elements in a regularly branched logical network.
Podstata zapojení logické sítě pro záznam a čtení případně mazání podle vynálezu složeného z řetězce paměťových obvodů sestávajícího nejméně ze dvou paměťových obvodů spojených v kaskádě za sebou, z kombinačních zejména hradlovacích logických obvodů a z časových členů podle vynálezu spočívá v tom, že výstup prvního paměťového obvodu je spojen se vstupem druhého paměťového obvodu a s prvním vstupem prvního kombinačního obvodu, výstup prvního kombinačního obvodu je spojen s prvním výstupem zapojení a se vstupem prvního časového členu, výstup prvního časového členu je spojen s řídicím vstupem prvního paměťového obvodu, výstup druhého paměťového obvodu je spojen s druhým vstupem prvního kombinačního obvodu a s prvním vstupem druhého kombinačního obvodu, výstup druhého kombinačního obvodu je spojen s druhým výstupem zapojení a se vstupem druhého časového členu, výstup druhého časového členu je spojen s řídicím vstupem druhého paměťového obvodu.The essence of the connection of the logical network for recording and reading or erasing according to the invention, composed of a chain of memory circuits consisting of at least two memory circuits connected in cascade in series, of combinational, in particular gating logic circuits and of timing elements according to the invention, lies in the fact that the output of the first memory circuit is connected to the input of the second memory circuit and to the first input of the first combinational circuit, the output of the first combinational circuit is connected to the first output of the circuit and to the input of the first timing element, the output of the first timing element is connected to the control input of the first memory circuit, the output of the second memory circuit is connected to the second input of the first combinational circuit and to the first input of the second combinational circuit, the output of the second combinational circuit is connected to the second output of the circuit and to the input of the second timing element, the output of the second timing element is connected to the control input of the second memory circuit.
Řídicí vstup prvního kombinačního obvodu a řídicí vstup druhého kombinačního obvodu jsou spojeny ve vstupním uzlu.The control input of the first combinational circuit and the control input of the second combinational circuit are connected at an input node.
Vstup každého paměťového obvodu se skládá z prvního vstupu a z druhého vstupu tohoto paměťového obvodu, a výstup každého paměťového obvodu se skládá z prvního výstupu a z druhého výstupu tohoto paměťového obvodu, kde první výstup prvního paměťového obvodu je spojen s prvním vstupem druhého paměťového obvodu, druhý výstup prvního paměťového obvodu je spojen ε druhým vstupem druhého paměťového obvodu, přičemž s prvním vstupem prvního kombinačního obvodu je spojen první výstup prvního paměťového obvodu, a s druhým vstupem prvního kombinačního obvodu je spojen druhý výstup druhého paměťového obvodu, s prvním vstupem druhého kombinačního obvodu je spojen první výstup druhého paměťového obvodu.The input of each memory circuit consists of a first input and a second input of this memory circuit, and the output of each memory circuit consists of a first output and a second output of this memory circuit, where the first output of the first memory circuit is connected to the first input of the second memory circuit, the second output of the first memory circuit is connected to the second input of the second memory circuit, while the first output of the first memory circuit is connected to the first input of the first combinational circuit, and the second output of the second memory circuit is connected to the second input of the first combinational circuit, and the first output of the second memory circuit is connected to the first input of the second combinational circuit.
Předností zapojení podle vynálezu je skutečnost, že se skládá z pravidelně větvené logické sítě pro záznam a čtení případně mazání informace vyjádřené ve tvaru logických signálů. Při vyloučení informace složené výhradně z logických signálů rovných logické nule umožňuje zapojení v pouhém jednom taktu vyhledat vždy v pořadí další zapsanou informaci a provést její čtení popřípadě přenos na výstup zapojení, což může být s výhodou spojeno s mazáním takto přečteného řádu. Předností je dále minimální počet jednoduchých logických členů, složených s výhodou z běžných elementárních logických obvodů.The advantage of the circuit according to the invention is the fact that it consists of a regularly branched logical network for recording and reading or erasing information expressed in the form of logical signals. When excluding information composed exclusively of logical signals equal to logical zero, the circuit allows in just one clock cycle to search for the next written information in the sequence and to read or transfer it to the output of the circuit, which can be advantageously combined with erasing the order thus read. Another advantage is the minimal number of simple logical elements, preferably composed of common elementary logic circuits.
Zapojení logické sítě podl*e vynálezu je v příkladném provedení znázorněno na přiloženém výkrese, kde obr. 1 znázorňuje základní provedení, a obr. 2 a obr. 3 představují další modifikace.The connection of the logical network according to the invention is shown in an exemplary embodiment in the attached drawing, where Fig. 1 shows the basic embodiment, and Fig. 2 and Fig. 3 represent further modifications.
Na obr. 1 je vstup alfa zapojeni spojen se vstupem prvního paměťového obvodu Pj, jehož výstup je spojen se vstupem druhého paměťového obvodu P2, a dále s prvním vstupem prvního kombinačního obvodu H,. Výstup prvního kombinačního obvodu H1 je spojen jednak s prvním výstupem X, zapojení, a jednak se vstupem prvního časového členu Tj. Výstup prvního časového členu Tj je spojen s řídicím vstupem fTj prvního paměťového obvodu Pj.In Fig. 1, the alpha input of the circuit is connected to the input of the first memory circuit Pj, the output of which is connected to the input of the second memory circuit P 2 , and further to the first input of the first combinational circuit H,. The output of the first combinational circuit H 1 is connected both to the first output X, of the circuit and to the input of the first timer Tj. The output of the first timer Tj is connected to the control input fTj of the first memory circuit Pj.
Výstup druhého paměťového obvodu P2 je spojen se vstupem třetího paměťového obvodu P^, a dále s druhým vstupem 2hj prvního kombinačního obvodu H, a s prvním vstupem 'h2 druhého kombinačního obvodu Hg. Výstup druhého kombinačního obvodu H2 je spojen s druhým výstupem Xg zapojeni a se vstupem druhého časového členu Tg· Výstup druhého časového členu Tg je spojen s řídicím vstupem 7^ druhého pamětového obvodu Pg.The output of the second memory circuit P 2 is connected to the input of the third memory circuit P^, and further to the second input 2 hj of the first combinational circuit H, and to the first input 'h 2 of the second combinational circuit Hg. The output of the second combinational circuit H2 is connected to the second output Xg of the circuit and to the input of the second timer Tg. The output of the second timer Tg is connected to the control input 7^ of the second memory circuit Pg.
Výstup třetího pamětového obvodu P-, je spojen se vstupem dalšího pamětového obvodu o 3 iThe output of the third memory circuit P-, is connected to the input of the next memory circuit by 3 i
PN, a déle š druhým vstupem hg druhého kombinačního obvodu Hg a s prvním vstupem h^ třetího kombinačního obvodu Hg. Výstup třetího kombinačního obvodu Hg je spojen s třetím výstupem Xg zapojení a se vstupem třetího časového členu Tg. Výstup třetího časového členu Tg je spojen s řídicím vstupem JTg třetího pamětového obvodu Pg.P N , and longer š second input hg of the second combinational circuit Hg and with the first input h^ of the third combinational circuit Hg. The output of the third combinational circuit Hg is connected to the third output Xg of the circuit and to the input of the third timer Tg. The output of the third timer Tg is connected to the control input JTg of the third memory circuit Pg.
Výstup dalšího pamětového obvodu PN je spojen s prvním vstupem 'hjj dalšího kombinačního obvodu Hjj. Výstup dalšího kombinačního obvodu Hjj je spojen s dalším výstupem Xjj zapojení a se vstupem dalšího časového členu T^. Výstup dalšího časového členu T^ je spojen s řídicím vstupem TTJj dalšího pamětového obvodu Pj,.The output of the next memory circuit P N is connected to the first input 'hjj of the next combinational circuit Hjj. The output of the next combinational circuit Hjj is connected to the next output Xjj of the circuit and to the input of the next timer T^. The output of the next timer T^ is connected to the control input TTJj of the next memory circuit Pj,.
Řídicí vstup JC, prvního kombinačního obvodu H,, řídicí vstup ářg druhého kombinačního obvodu Hg, řídicí vstupy třetího kombinačního obvodu Hg, atd., řídicí vstup dalšího kombinačního obvodu Hjj jsou spojeny ve vstupním uzluThe control input JC of the first combinational circuit Hj, the control input ajg of the second combinational circuit Hg, the control inputs of the third combinational circuit Hg, etc., the control input of the next combinational circuit Hjj are connected in the input node
V dalším příkladném provedení podle obr. 2 se vstup zapojení skládá z prvního vstupu zapojení a z druhého vstupu 2< zapojeni.In another exemplary embodiment according to Fig. 2, the connection input consists of a first connection input and a second input 2 < connection.
Vstup prvního pamětového obvodu P, se skládá z prvního vstupu 'jo, a z druhého vstupu 2E, tohoto pamětového obvodu, vstup druhého pamětového obvodu Pg se skládá z prvního vstupu 'lig a z druhého vstupu 2]0g tohoto pamětového obvodu, vstup třetího pamětového obvodu Pg se skládá z prvního vstupu 'e2 a z druhého vstupu 2£g tohoto pamětovéhoobvodu, atd., vstup dalšího pamětového obvodu se skládá z prvního vstupu '2^ a z druhého vstupu 2£^ tohoto pamětového obvodu.The input of the first memory circuit P, consists of the first input 'jo, and the second input 2 E, of this memory circuit, the input of the second memory circuit Pg consists of the first input 'lig and the second input 2 ]0g of this memory circuit, the input of the third memory circuit Pg consists of the first input 'e 2 and the second input 2 £g of this memory circuit, etc., the input of the next memory circuit consists of the first input '2^ and the second input 2 £^ of this memory circuit.
Výstup prvního pamětového obvodu P. se skládá z prvního výstupu 'p. a z druhého výstu2 v _ * pu P, tohoto pamětového obvodu, výstup druhého pamětového obvodu Pg se skládá z prvního výstupu 'Pg a z druhého výstupu 2Pg tohoto pamětového obvodu, výstup třetího pamětového obvodu Pg se skládá z prvního výstupu 'Pg a z druhého výstupu 2Pg tohoto pamětového obvodu, atd., výstup dalšího pamětového obvodu se skládá z prvního výstupu 'pn a z druhého výstupu % tohoto pamětového obvodu.The output of the first memory circuit P. consists of the first output 'p. and the second output2 v _ * pu P, of this memory circuit, the output of the second memory circuit Pg consists of the first output 'Pg and the second output 2 Pg of this memory circuit, the output of the third memory circuit Pg consists of the first output 'Pg and the second output 2 Pg of this memory circuit, etc., the output of the next memory circuit consists of the first output 'p n and the second output % of this memory circuit.
První výstup 'p, prvního pamětového obvodu P, je spojen s prvním vstupem 'jjg druhého pamětového obvodu P2 druhý výstup 2P, prvního pamětového obvodu P, je spojen s druhým vstupem 'iig druhého pamětového obvodu Pg, první výstup 'Pg druhého pamětového obvodu Pg je spojen s prvním vstupem 1 E.3 třetího pamětového obvodu E3, druhý výstup 'Pg druhého pamětového obvodu Pg je spojen s druhým vstupem 2£g třetího pamětového obvodu Pg, atd., první výstupThe first output 'p, of the first memory circuit P, is connected to the first input 'jjg of the second memory circuit P2, the second output 2 P, of the first memory circuit P, is connected to the second input 'iig of the second memory circuit Pg, the first output 'Pg of the second memory circuit Pg is connected to the first input 1 E.3 of the third memory circuit E3, the second output 'Pg of the second memory circuit Pg is connected to the second input 2 £g of the third memory circuit Pg, etc., the first output
Po třetího pamětového obvodu P, je spojen s prvním vstupem 'e„ dalšího pamětového obvodu 1 · r W 2The third memory circuit P, is connected to the first input 'e„ of the next memory circuit 1 · r W 2
Pjj, druhý výstup Pg třetího pamětového obvodu Pg je spojen s druhým vstupem jo^ dalšího pamětového obvodu £a·Pjj, the second output Pg of the third memory circuit Pg is connected to the second input jo^ of the next memory circuit £a·
S prvním vstupem 'h, prvního kombinačního obvodu H, je spojen první výstup 'p, prvního pamětového obvodu P,, a s druhým vstupem 2h, prvního kombinačního obvodu H, je spojen drup ’ V 1 hý výstup Pn druhého pamětového obvodu P5, s prvním vstupem h, druhého kombinačního obvodu ” γ e- - 2The first output 'p' of the first memory circuit P, is connected to the first input 'h' of the first combinational circuit H, and the second output P n of the second memory circuit P 5 is connected to the second input 2 h of the first combinational circuit H, and the first input h of the second combinational circuit ” γ e- - 2
Hg je spojen první výstup £g druhého pamětového obvodu Pg, as druhým vstupem hg druhého kombinačního obvodu Hg je spojen druhý výstup 2Pg třetího pamětového obvodu Pg, s prvním vstupem 'hg třetího kombinačního obvodu Hg je spojen první výstup 'Pg třetího pamětového obvodu Pg, atd., s prvním vstupem 'hN je spojen první výstup 'pn dalšího pamětového obvodu Hjj.Hg is connected to the first output £g of the second memory circuit Pg, and to the second input hg of the second combinational circuit Hg is connected to the second output 2 Pg of the third memory circuit Pg, to the first input 'hg of the third combinational circuit Hg is connected to the first output 'Pg of the third memory circuit Pg, etc., to the first input 'h N is connected to the first output 'p n of the next memory circuit Hjj.
V příkladném provedení podle obr. 3 je vstupní uzel £ zapojení vícenásobný a skládá se z prvního řídicího vstupu zapojení, z druhého řídicího vstupu £g zapojení, z třetího řídicího vstupu i3 zapojení, atd., z dalšího řídicího vstupu š_N zapojení. Tyto řídicí vstupy zapojení jsou spojeny jednotlivě s řídicími vstupy kombinačních obvodů podle shodného indexu pořadí tak, že první řídicí vstup zapojení je spojen s řídicím vstupem 4^ prvního kombinačního obvodu H1, druhý řídicí vstup £.2 zaP°jení je spojen s řídicím vatupem #2 druhého kombinačního obvodu H2, třetí řídicí vstup 23 zapojení je spojen s řídicím vstupem třetího kombinačního obvodu Hp atd,, další řídicí vstup zapojení je spojen s řídicím vstupem dalšího kombinačního obvodu Hjj.In the exemplary embodiment according to Fig. 3, the input node £ of the circuit is multiple and consists of a first control input of the circuit, a second control input £g of the circuit, a third control input i 3 of the circuit, etc., and another control input š_ N of the circuit. These control inputs of the circuit are connected individually to the control inputs of the combinational circuits according to the same order index so that the first control input of the circuit is connected to the control input 4^ of the first combinational circuit H 1 , the second control input £. 2 for P°jeniť is connected to the control input # 2 of the second combinational circuit H 2 , the third control input 2 3 of the circuit is connected to the control input of the third combinational circuit Hp etc., the next control input of the circuit is connected to the control input of the next combinational circuit Hjj.
Funkce zapojení logické sítě pro záznam a čtení, případně mazání podle vynálezu v příkladném provedení podle obr. 1 je taková, že v jednom taktu se uskutečňuje zápis jedné informace na vstupu d do prvního paměťového obvodu Pj. V druhém v pořadí podle času taktu se uskutečňuje přenos této informace z prvního paměťového obvodu P, do druhého paměťového obvodu P2 a zároveň zápis druhé informace na vstupu A do prvního pamětového obvodu P,.The function of the logical network connection for recording and reading, or erasing according to the invention in the exemplary embodiment according to Fig. 1 is such that in one clock cycle, one piece of information is written at input d to the first memory circuit Pj. In the second, in order according to the clock cycle time, this information is transferred from the first memory circuit P, to the second memory circuit P 2 and at the same time, the second piece of information is written at input A to the first memory circuit P,.
Při vícenásobných vstupech a výstupech použitých obvodů a při zápisu informací složených vždy z několika logických signálů, a při vyloučení informace složené výhradně z logických signálů rovných logické nule je logický součet logických signálů, které představují jednu informaci, druhou informaci, popřípadě třetí informaci, případně další informaci, rovný logické jedničce.With multiple inputs and outputs of the circuits used and when writing information composed of several logical signals, and excluding information composed exclusively of logical signals equal to logical zero, the logical sum of the logical signals that represent one piece of information, the second piece of information, or the third piece of information, or the next piece of information, is equal to logical one.
Při vzniku řídicího signálu na řídicím vstupu 2 zapojení po druhém v pořadí podle času taktu vyhodnocuje druhý kombinační obvod Hg logickou funkci JE - NENÍ, a sice JE - na první vstupu ’h2,, NENÍ - na druhém vstupu 2hg.When a control signal appears on the control input 2, connected one after the other in order according to the clock time, the second combination circuit Hg evaluates the logical function IS - NOT, namely IS - on the first input 'h 2 ,, NOT - on the second input 2 hg.
Na druhý vícenásobný výstup Xg zapojení přechází informace zapsaná v druhém paměťovém obvodu P2 podle logického vztahu:The information written in the second memory circuit P 2 is transferred to the second multiple output Xg of the circuit according to the logical relationship:
X2 = ’h2 8 2h2 ® »í2 = P2 A p3 A Š (,)X 2 = 'h 2 8 2 h 2 ® »í 2 = P 2 A p 3 A Š (,)
Je zřejmé, že Xg = Pg, (2) neboť P^ = 0, ξ = 1.It is clear that Xg = Pg, (2) since P^ = 0, ξ = 1.
Při zániku řídicího signálu na řídicím vstupu zapojení zanikne informace na výstupu druhého kombinačního obvodu Hg a tedy shodně na druhém výstupu Xg zapojení.When the control signal at the control input of the circuit disappears, the information at the output of the second combinational circuit Hg disappears and therefore also at the second output Xg of the circuit.
Zároveň probíhá vybuzení druhého časového členu Tg, na jehož výstupu vzniká impulsní signál, který na řídicím vstupuj druhého paměťového obvodu Pg způsobuje vymazání zapsané informace v tomto druhém paměťovém obvodu Pg.At the same time, the second timer Tg is excited, at the output of which a pulse signal is generated, which causes the erasure of the information written in this second memory circuit Pg at the control input j.
Funkce zapojení v příkladném provedení podle obr. 2 je zcela obdobná. Rozdíl je v tom, že vícenásobné vstupy a vícenásobné výstupy jednotlivých paměťových obvodů jsou seskupeny vždy do jednoho vstupu a do druhého vstupu, do jednoho výstupu a do druhého výstupu.The function of the circuit in the exemplary embodiment according to Fig. 2 is completely similar. The difference is that the multiple inputs and multiple outputs of the individual memory circuits are grouped into one input and the other input, one output and the other output.
Předpokládá se, že zásadně se informace zapsané do některého paměťového obvodu objevuje na jeho jednom vícenásobném výstupu, přičemž na příslušném druhém výstupu se objevuje informace inverzní. Pro Čtení a přenos na příslušný výstup zapojení platí obdobná logická kombinační funkce, například při zapsané informaci v jednom řádu a v druhém řádu přechází po dobu působení řídicího signálu na řídicím vstupu 2 zapojená informace zapsaná ve druhém řádu Pg na druhý výstup Xg zapojení podle logického vztahu:It is assumed that information written into a memory circuit appears on one of its multiple outputs, while the inverse information appears on the corresponding second output. A similar logical combination function applies to reading and transferring to the corresponding output of the circuit, for example, when information is written in one order and in the second order, the connected information written in the second order Pg passes to the second output Xg of the circuit for the duration of the control signal at the control input 2 according to the logical relationship:
X2 = 'h2^ 2h2 & *2 = 'P2 & 2p3 A í (3) X 2 = ' h 2^ 2h 2 & *2 = ' P 2 & 2p 3 A í (3)
Je zřejmé, že Xg = 1Pg, (4) neboť 2Pj = 0,ξ = 1.It is clear that Xg = 1 Pg, (4) since 2 Pj = 0,ξ = 1.
Při zániku řídicího signálu na řídicím vstupu 2 zapojení zanikne informace na výstupu Xg druhého kombinačního obvodu Hg a tedy shodně na druhém výstupu Xg zapojení. ZároveňWhen the control signal at the control input 2 of the circuit disappears, the information at the output Xg of the second combinational circuit Hg disappears and therefore also at the second output Xg of the circuit. At the same time
2,0763 probíhá vybuzení druhého časového členu Tg, na jehož výstupu vzniká impulsní signál, který na řídicím vstupu 7£g druhého paměťového obvodu Pg způsobuje vymazání zapsané informace v tomto druhém paměťovém obvodu Pg.2.0763 the second timer Tg is excited, at the output of which a pulse signal is generated, which causes the erasure of the information written in this second memory circuit Pg at the control input 7£g.
Funkce zapojení v příkladném provedení podle obr, 3 je taková, že jednotlivý řídicí signál na zvoleném řídicím vstupu zapojení umožňuje přenos informace z příslušného paměťového obvodu na příslušný výstup zapojení, a to nezávisle na tom, zda je v ostatních paměťových obvodech informace zapsaná nebo nikoliv.The function of the circuit in the exemplary embodiment according to Fig. 3 is such that a single control signal at the selected control input of the circuit enables the transfer of information from the respective memory circuit to the respective output of the circuit, regardless of whether information is written in the other memory circuits or not.
Tak například při stavu zapsání informací ve všech paměťových obvodech řetězce a při působení řídicího signálu na třetím řídicím vstupu zapojení přechází po dobu působení tohoto řídicího signálu informace zapsaná ve třetím paměťovém obvodu na třetí výstup X^ zapojení podle logického vztahu:For example, when information is written in all memory circuits of the chain and when a control signal is applied to the third control input of the circuit, the information written in the third memory circuit is transferred to the third output X^ of the circuit for the duration of the action of this control signal according to the logical relationship:
' X3 = ’h3 4 % * *3 = P3 A «3 {5) ' X 3 = ' h 3 4 % * *3 = P 3 A «3 {5)
Je zřejmé, že Xj = P^, (6) neboť .It is obvious that Xj = P^, (6) since .
Při zániku řídicího signálu na třetím řídicím vstupu zapojení zanikne informace na výstupu třetího kombinačního obvodu H-j a tedy shodně na třetím výstupu X^ zapojení.When the control signal at the third control input of the circuit disappears, the information at the output of the third combinational circuit H-j and therefore also at the third output X^ of the circuit disappears.
Vzhledem k omezenému časovému trvání informace ns výstupech zapojení lze připojením dalších paměťových členů tuto informaci do těchto paměťových členů zapisovat a uchovávat po libovolnou dobu, v souladu se začleněním zapojení podle vynálezu do celkové řídicí soustavy.Due to the limited duration of information at the outputs of the circuit, by connecting additional memory members, this information can be written into these memory members and stored for any period of time, in accordance with the integration of the circuit according to the invention into the overall control system.
Uplatnění zapojení logické sítě pro záznam a čtení případně mazání podle vynálezu je zejména v oblasti syntézy složitých logických obvodů řídicích soustav. Bezprostřední uplatnění je například, ve výrobních linkách s přerušovaným charakterem výroby.The application of the logical network connection for recording and reading or erasing according to the invention is particularly in the field of synthesis of complex logic circuits of control systems. The immediate application is, for example, in production lines with an intermittent nature of production.
Předností tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizovatelnost s použitím běžných logických prvků, a dále značná provozní spolehlivost s nízkými nároky na údržbu.The advantage of this application is mainly simplicity, clarity and easy implementation using common logic elements, as well as significant operational reliability with low maintenance requirements.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS340875A CS210763B1 (en) | 1975-05-16 | 1975-05-16 | Logical network connection for recording and reading or deleting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS340875A CS210763B1 (en) | 1975-05-16 | 1975-05-16 | Logical network connection for recording and reading or deleting |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS210763B1 true CS210763B1 (en) | 1982-01-29 |
Family
ID=5374034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS340875A CS210763B1 (en) | 1975-05-16 | 1975-05-16 | Logical network connection for recording and reading or deleting |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS210763B1 (en) |
-
1975
- 1975-05-16 CS CS340875A patent/CS210763B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5973529A (en) | Pulse-to-static conversion latch with a self-timed control circuit | |
| KR100918592B1 (en) | Dynamic column block selection | |
| KR910014953A (en) | Redundant Serial Memory | |
| KR840005886A (en) | Semiconductor memory | |
| US4277699A (en) | Latch circuit operable as a D-type edge trigger | |
| JPS6321280B2 (en) | ||
| GB797736A (en) | Electrical switching circuits | |
| GB2221072A (en) | Programmable sequential-code recognition circuit | |
| ES8401697A1 (en) | IMPROVEMENTS IN A TIME DIVISION SWITCHING MATRIX. | |
| KR860003605A (en) | Semiconductor memory device | |
| CS210763B1 (en) | Logical network connection for recording and reading or deleting | |
| KR890010914A (en) | Semiconductor memory consisting of serial access memory | |
| KR970029843A (en) | Semiconductor memory | |
| US3631402A (en) | Input and output circuitry | |
| US3870897A (en) | Digital circuit | |
| US3488634A (en) | Bidirectional distribution system | |
| US3815096A (en) | Stacking store having overflow indication for the transmission of data in the chronological order of their appearance | |
| RU239109U1 (en) | A device for finding paths with two intermediate nodes in command and signal systems | |
| CS213605B1 (en) | Memory for successive record and reading | |
| JPS62113075A (en) | Large-scale integrated testing system | |
| SU475660A1 (en) | Discharge chain of long-term storage device | |
| SU1305845A1 (en) | N-channel generator of pulse sequence | |
| SU1236481A1 (en) | Device for sequential separating of ones from binary code | |
| SU743030A1 (en) | Memory | |
| SU805415A1 (en) | Shift register |