CS217551B1 - Circuitry for combined releasing sequenced andtimed signal pass - Google Patents
Circuitry for combined releasing sequenced andtimed signal pass Download PDFInfo
- Publication number
- CS217551B1 CS217551B1 CS59276A CS59276A CS217551B1 CS 217551 B1 CS217551 B1 CS 217551B1 CS 59276 A CS59276 A CS 59276A CS 59276 A CS59276 A CS 59276A CS 217551 B1 CS217551 B1 CS 217551B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- signal
- memory circuit
- circuit
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Description
Vynález se týká zapojení pro kombinované uvolňování průchodu signálu podle pořadí a času, v elektronických, proudových a jiných soustavách, zejména v oblasti přímého řízení výrobních procesů popřípadě výrobních zařízení.BACKGROUND OF THE INVENTION 1. Field of the Invention The invention relates to circuitry for combined release of signal passage in sequence and time, in electronic, current and other systems, particularly in the field of direct control of production processes or production equipment.
Jsou známá zapojení pro uvolňování průchodu signálů s předem stanoveným pořadím přednosti průchodu, například v pořadí postupném, v pořadí podle času a podobně. Jedná se zejména o zapojení s několika vstupy a jim podřízenými výstupy, kde signál, který přišel na jednotlivý vstup, přechází na podřízený výstup v závislosti na přítomnosti a časovém pořadí příchodu signálů na ostatních vstupech zapojení. Při uvolňování signálů v postupném pořadí se jednotlivým vstupům přiřazují stupně priotrity v postupném pořadí tak, že signál na dalším vstupu přechází na podřízený výstup až po zaniknutí signálu na všech předchozích vstupech. Při uvolňování signálů v. pořadí podle češu přecházejí signály na podřízené výstupy v pořadí podle času příchodu na jednotlivé vstupy.Connections are known for releasing the passage of signals with a predetermined order of priority of passage, for example in sequential order, in order of time and the like. This is especially the connection with several inputs and their slave outputs, where the signal that came to the individual input is transferred to the slave output depending on the presence and time order of the arrival of signals on other inputs of the connection. When releasing the signals in sequential order, each input is assigned a degree of proportionality in sequential order so that the signal at the next input passes to the slave output only after the signal at all previous inputs has disappeared. When releasing signals in the order of the Czech, the signals pass to the slave outputs in order of arrival time to the individual inputs.
Nevýhodou těchto zapojení je skutečnost, že rozlišují pouze pořadí, a nikoliv časový odstup vzniku vstupních signálů.The disadvantage of these circuits is that they distinguish only the order and not the time delay of the input signals.
Tyto nevýhody odstraňuje zapojení pro kombinované uvolňování průchodu signálů podle pořadí a času, složené nejméně ze dvou signálních .vedení podle vynálezu, jehož podstata spočívá v. tom, že první vstup prvního signálního vedení je spojen se záznamovým vstupem prvního paměťového obvodu, jehož výstup je spojen jednak se vstupem prvního hradla a jednak se vstupem časového členu, přičemž výstup prvního časového členu je spojen s řídicím vstupem prvního hradla, jehož výstup je spojen s prvním výstupem prvního signálního vedení, přičemž mazací vstup prvního paměťového obvodu je spojen s výstupem druhého paměťového obvodu.These drawbacks are eliminated by the circuit-breaker circuit in order of time and time, comprising at least two signal lines according to the invention, characterized in that the first input of the first signal line is connected to the recording input of the first memory circuit whose output is connected both the input of the first gate and the input of the timing member, the output of the first timing member being connected to the control input of the first gate whose output is connected to the first output of the first signal line, the erasing input of the first memory circuit being connected to the output of the second memory circuit.
Jako paměťový obvod se uvažuje například klopný obvod, dvojková paměť a podobně, kde signál zvolené logické úrovně, který přijde na záznamový vstup, způsobuje vybuzení signálu zvolené logické úrovně na výstupu. Obdobně signál zvolené logické úrovně, který přijde na mazací vstup, způsobuje zánik tohoto signálu na výstupu. Při vícenásobném záznamovém vstupu popřípadě vícenásobném mazacím vstupu se předpokládá jednoduchá logická funkční závislost signálů na elementárních záznamových vstupech popřípadě na elementárních mazacích vstupech, například funkce logického součtu, logického součinu a podobně.A memory circuit is, for example, a flip-flop, a binary memory, and the like, where a selected logic level signal that arrives at the recording input causes the selected logic level signal to be excited at the output. Similarly, the signal of the selected logic level that comes to the erase input causes the signal to disappear at the output. With a multiple recording input or multiple erasing input, a simple logical functional dependence of the signals on the elementary recording inputs or on the elementary erasing inputs is assumed, for example the function of a logical sum, a logic product and the like.
Jako časový člen se uvažuje takový logic217551 ký obvod, kde signál zvolené logické úrovně, který přijde na vstup, způsobuje vybuzení signálu zvolené logické úrovně na výstupu, trvající na tomto výstupu po dobu předem stanoveného časového úseku. Při vícenásobném vstupu se předpokládá jednoduchá logická funkční závislost signálů na elementárních vstupech, například funkce logického součtu, logického součinu a podobně. Takto uvažovaný časoyý člen lze chápat jako časovou paměť s předem stanovenou velikostí časového úseku trvání výstupního signálu.A timing circuit is one in which the selected logic level signal that is input causes the selected logic level signal to be excited at the output that persists at that output for a predetermined period of time. Multiple input assumes simple logical functional dependence of signals on elementary inputs, such as logic sum, logic product and the like. The time element thus considered can be understood as a time memory with a predetermined amount of time duration of the output signal.
Jako hradlo se uvažuje kombinační logický obvod se vstupem, s výstupem, s řídicím vstupem, kde průchod signálu ze vstupu na výstup se uvolňuje působením signálu zvolené logické úrovně na řídicím .vstupu. Jako hradlo může pracovat například kombinační logický obvod s funkcí logické konjunkce, vztaženo na vstup a na řídicí vstup.The gate is considered to be a combination logic circuit with an input, an output, a control input, where the passage of the signal from the input to the output is released by the action of the signal of the selected logic level on the control input. For example, a combinational logic circuit with a logic conjunction function relative to the input and the control input may act as a gate.
Předností zapojení pro kombinované uvolňování průchodu signálů podle pořadí a času podle vynálezu je skutečnost, že rozlišuje časový odstup vzniku vstupních signálů a uvolňuje průchod signálů kombinovaně podle pořadí a času, a sice tak, že stav uvolnění průchodu signálu s nižším stupněm priority se uskutečňuje vždy po době předem stanoveného časového úseku, jestliže v této době nepřišel signál s vyšším stupněm priority.The advantage of wiring for the combined release of signals according to the order and time of the invention is that it differentiates the time delay of the input signals and releases the signals combined in order and time, so that the release status of the signal with lower priority is always the time of a predetermined period of time if no signal with a higher priority level has arrived at that time.
Zapojení pro kombinované uvolňování průchodu signálů podle pořadí a času podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese, kde na obr. 1 je znázorněno základní zapojení pro obecný počet N signálních vedení, na obr. 2 je znázorněno jedno modifikované provedení tohoto zapojení pro dvě signální vedení, na obr. 3 další modifikované provedení tohoto zapojení, také pro dvě signální vedení, a na obr. 4 je znázorněno zapojení s přídavnými kombinačními obyody, v provedení pro obecný počet N signálních vedení.In the exemplary embodiment, the circuit for combined release of signals according to the invention is shown in the accompanying drawing, in which Fig. 1 shows the basic connection for a general number of N signal lines, Fig. 2 shows one modified embodiment of this connection for two the signal line, in FIG. 3 another modified embodiment of this circuit, also for two signal lines, and in FIG. 4, the circuit with additional combination circuits is shown, in an embodiment for a general number of N signal lines.
Na obr. 1 je znázorněno první signální vedení, které se skládá z prvního vstupu Si, propojeného s prvním výstupem X| přes první paměťový obvod Ri a přes první hradlo Hí spojené v kaskádě za sebou tak, že tento vstup Si je spojen se záznamovým vstupem tohoto paměťového obvodu Ri, jehož výstup je spojen se .vstupem xhi tohoto hradla Ha, a výstup tohoto hradla Hi je spojen s prvním výstupem Xi zapojení, přičemž výstup tohoto paměťového obvodu Rji je dále spojen se vstupem ty prvního časového členu Ti, jehož výstup je spojen s řídicím vstupem 2pa tohoto hradla Hi.FIG. 1 shows a first signal line consisting of a first input Si connected to a first output X1 through the first memory circuit Ri and through the first gate H1 connected in cascade so that this input Si is connected to the recording input of this memory circuit Ri, the output of which is connected to the input x hi of this gate Ha, and the output of this gate Hi is connected to a first output Xi of the circuit, the output of this memory circuit R1 being further coupled to the input t1 of the first time element T1, the output of which is connected to the control input 2 pa of this gate Hi.
Druhé signální vedení se skládá z druhého vstupu §2, propojeného s druhým výstupem. X2 přes druhý paměťový obvod R2 a přes druhé hradlo H2 spojené v kaskádě za sebou tak, že tento vstup S2 je spojen se záznamovým vstupem tohoto paměťového obvodu R2, jehož výstup je spojen se vstupem Qia tohoto hradla H2 a výstup tohoto hradla H2 je spojen s druhým výstupem X2 zapojení, přičemž výstup tohoto paměťového obvodu R2 je dále spojen se vstupem t2 druhého časového členu T2, jehož výstup je spojen s řídicím vstupem 2h2 tohoto hradla Hz.The second signal line consists of a second input §2 connected to a second output. X2 through a second memory circuit 2 and through the second gate H2 connected in cascade in a row so that the input S2 is connected to a recording input of the memory circuit 2, the output of which is connected with the Qia of gate H 2 and the output of gate H2 is connected the second circuit output X2, the output of this memory circuit R2 being further coupled to the input t2 of the second timing element T2, the output of which is coupled to the control input 2 h2 of this gate Hz.
Třetí signální vedení se skládá z třetího vstupu S3 propojeného s třetím výstupem X3 přes třetí paměťový obvod R3 a přes třetí hradlo H3 spojené ,v kaskádě za sebou tak, že tento vstup S3 je spojen se záznamovým vstupem ^3 tohoto paměťového obvodu R3, jehož výstup je spojen se vstupem íhs tohoto hradla H3, a výstup tohoto hradla H3 je spojen s třetím výstupem X3 zapojení, přičemž výstup tohoto paměťového obvodu R3 je dále spojen se vstupem t3 třetího časového členu T3, jehož výstup je spojen s řídicím vstupem 2h3 tohoto hradla H3.The third signal line consists of a third input S3 connected to a third output X3 via a third memory circuit R3 and via a third gate H3 connected in cascade so that this input S3 is connected to a recording input ^ 3 of this memory circuit R3 whose output is connected to the input of the IHS of gate H3, and the output of gate H3 is connected to the third output X3 circuit, the output of the memory circuit 3 is furthermore connected to the input t3, the third timer T3, the output of which is connected to the control input 2 h3 of gate H3.
Případné další signální vedení se skládá z dalšího vstupu-SN ”i propojeného s dalším výstupem XN-i přes další paměťový obvod Rn_i a přes další hradlo Hn_i spojené v kaskádě za sebou tak, že tento vstup SN_i je spojen se záznamovým vstupem 1χΝ_ι tohoto paměťového obvodu Rn_i, jehož výstup je spojen se vstupem χΙιΝ_ι tohoto hradla Hn_i, a výstup tohoto hradla. H , : Je . .spojen s dalším výstupem XN_i zapojení, přičemž výstup tohoto paměťového obvodu Rn_í je dále spojen se vstupem tN_i dalšího časového členu TN_i, jehož výstup je spojen s řídicím vstupem 2hN-i tohoto hradla H<_j.A possible additional signal line consists of another input-S N 'i connected to another output X N -i through another memory circuit R n _i and through another gate H n _i connected in cascade so that this input S N _i is connected to one input of a recording χΝ_ι Rn_i this memory circuit whose output is connected to the input of gate χ ΙιΝ_ι _i n H, and the output of this gate. H: It is. further communication with an output x N _i circuit, whereby the output of this memory circuit R n _I is further connected to input T N _i another timer T N _i whose output is connected to the control input 2 H N H -i of gate <_J .
Další v pořadí signální vedení se skládá z dalšího v pořadí vstupu SN propojeného s dalším v pořadí výstupem XN přes další v pořadí paměťový obvod RN tak, že tento vstup SN je spojen se záznamovým vstupem Sj tohoto paměťového obvodu RN, jehož výstup je spojen s dalším v pořadí výstupem XN zapojení.The next signal line consists of the next in the order of the input S N connected to the next in the order of the output X N through the next in the memory circuit R N so that this input S N is connected to the recording input Sj of this memory circuit R N the output is connected to the next in the output X N wiring.
Propojení těchto signálních vedení je takové, že výstup druhého paměťového obvodu R2 je dále spojen s mazacím vstupem 2yi prvního paměťového obvodu Ri, výstup třetího paměťového obvodu R3 je dále spojen s mazacím vstupem 2γ·ί druhého paměťového obvodu R2, atd., výstup dalšího v pořadí paměťového obvodu RN je dále spojen s mazacím vstupem 2γχ_± dalšího paměťového obvodu RN-i.The interconnection of these signal lines is such that the output of the second memory circuit R2 is further coupled to the erase input 2 yi of the first memory circuit R1, the output of the third memory circuit R3 is further coupled to the erase input 2 γ · ί of the second memory circuit R2, etc. the next in memory sequence RN is further coupled to the erase input 2 of γχ_ ± of another memory circuit R N- i.
Funkce zapojení pro kombinované uvolňování průchodu signálů podle pořadí a času podle vynálezu v příkladném provedení podle obr. 1 je taková, že signál, který přišel na první vstup Si prvního signálního vedení přechází na záznamový vstup 1/i prvního paměťového obvodu R,i a způsobuje vybuzení signálu na jeho výstupu. Tento signál přechází dále na vstup 1hi prvního hradla, Hy a na vstup ti pryního časového členu Ti. Signál vybuzený na výstupu prvního časového členu Ti přechází 11a řídicí vstup 2hi tohoto hradla Ha a uzavírá jeho průchod po dobu časového trvání signálu na výstupu tohoto časového členu.The function of the combined release of signals according to the order and time of the present invention in the exemplary embodiment of FIG. 1 is such that the signal that arrives at the first input S1 of the first signal line passes to the recording input 1 / i of the first memory circuit R1, i signal on its output. This signal goes further to the input 1 hi of the first gate, Hy, and to the input ti of the rubber time member Ti. Excited signal at the output of the timer Ti 11 passes control input 2 of the gate hi Ha and closes the passage of time over the duration of the signal at the output of the timer.
Předpokládá se ideální funkce použitých obvodů pracujících bez časového spožděxií. Při výběru a použití reálných obvodů nutno dbát, aby k vybuzení signálu na výstupu prvního časového členu Ti a jeho přenosu na řídicí ystup 2hi prvního hradla Ht došlo dřív, než projde signál ze vstupu hi na výstuphradla H.It is assumed ideal function of used circuits working without time delay. When selecting and using real circuits, care must be taken to excite the signal at the output of the first timing element Ti and transfer it to the control output 2 hi of the first gate Ht before the signal passes from the input hi to the output gate H.
Přijde-li v době časového trvání signálu na výstupu prvního časového členu Ti signál na druhý vstup S2 druhého signálního vedení, přechází tento signál na záznamový vstup ^druhého paměťového obvodu Rs a způsobuje vybuzení signálu na jeho výstupu, kterýžto signál přechází dále na vstup H12 druhého hradla H2 a na vstup t2 druhého časového členu T2. Signál vybuzený na výstupu druhého časového členu T2 přechází na řídicí vstup 2li2 druhého hradla H2 a uzavírá jeho průchod po dobu časového trvání signálu na výstupu druhého časového členu T2. Signál na výstupu druhého paměťového obvodu R2 přechází zároveň na mazací vstup 2yi prvního paměťového obvodu Ri a způsobuje zánik signálu na jeho výstupu.If, during the signal duration at the output of the first timing element T1, a signal arrives at the second input S2 of the second signal line, the signal passes to the recording input 4 of the second memory circuit Rs and causes the signal to be excited. gate H2 and at input t2 of the second timing element T2. Excited signal at the output of the timer T2 is transferred to the control input 2 LI2 second gate H2 and closes the passage of time over the duration of the signal at the output of the timer T2. The signal at the output of the second memory circuit R2 is simultaneously transferred to the erase input 2 yi of the first memory circuit R1 and causes the signal to disappear at its output.
Je zřejmé, že při vzniku signálu na druhém vstupu S2 v době časového trvání signálu na výstupu prvního časového členu Ti signál na prvním vstupu Ht přes první signální vedení neprojde.It will be appreciated that when the signal at the second input S2 is generated during the signal duration at the output of the first timing element T1, the signal at the first input Ht does not pass through the first signal line.
Obecně přijde-li na vstppy Su, S2, S3,..., SN_b SN časová posloupnost signálů s časovými odstupy menšími než jsou příslušné doby časového trvání signálů na výstupech časových členů T>, T2, T3, ..., TN_b vzniká postupně mazání paměťových obvodů Ra, R2, Rs, ...,Rn_i a signály na vstupech Si, S2, S3, ...,SN_! přes příslušná signální vedení na výstupy Χι, X2, X3,..., XN_i neprojdou.In general, if the input signals Su, S2, S3, ..., S N _ b S N arrive at a time sequence of signals with time intervals less than the respective signal lifetimes at the outputs of timers T>, T2, T3, ... , T N _ b the memory circuits Ra, R2, Rs, ..., R n _i and the signals on inputs Si, S2, S3, ..., S N _! through the respective signal lines outputs Χι, X2, X3, ..., X N _i not pass.
Signál na dalším v pořadí vstupu SN přes další v pořadí signální vedení na další v pořadí výstup XN přechází.The signal at the other input in sequence with N through another signal line in sequence to the next in the output X of N passes.
V praktické aplikaci spočívá význam zapojení pro kombinované uvolňování průchodu signálů podle pořadí a času podle vynálezu v tom, že se odlišuje přednost pravidelně popřípadě nepravidelně generovaných dějů representovaných signály na vstupech tohoto zapojení. Tak například má-li se uskutečnit děj generovaný signálem na druhém vstupu S2, například výstupním signálem vhodných čidel ve výrobním procesu, čeká se po dobu časového trvání signálu na výstupu druhého časového členu T2, zda přijde signál na třetí vstup S3. Nepřijde-li tento signál, pak signál z druhého vstupu S2 přechází přes druhé signální vedení na druhý výstup X2 zapojení. V opačném případě signál z druhého vstupu S2 na druhý výstup X2 nepřechází, přednost má signál na třetím vstnupu S3, který přes třetí signální vedení na třetí výstup X3 přechází v záyislosti na případném dalším časovém sledu signálů na vstupech s vyšším indexem pořadí a s vyšším stupněm přednosti.In practical application, the significance of the circuitry for the combined release of signals in order and time according to the invention is that the advantage of regularly or irregularly generated events represented by the signals at the inputs of the circuitry is different. For example, if the event generated by the signal at the second input S2 is to be realized, for example by the output signal of suitable sensors in the manufacturing process, it is waited for the signal duration at the output of the second timing element T2 to arrive at the third input S3. If this signal is not received, then the signal from the second input S2 passes through the second signal line to the second output X2 of the wiring. Otherwise, the signal from the second input S2 to the second output X2 does not pass, the signal at the third input S3 is preferred, which passes through the third signal line to the third output X3 depending on the eventual signal sequence on the higher order index and higher priority inputs .
Jedno modifikované provedení zapojení pro kobinované uvolňování průchodu signálů podle pořadí a času podle vynálezu, a konkretizované pro dvě signální vedení v příkladném provedení podle obr. 2 záleží v tom, že výstup pryního hradla Hi je propojen s prvním výstupem Xi zapojení přes první přídavný paměťový obvod Pi tak, že výstup tohoto hradla Hi je spojen se záznamovým vstupem χρι tohoto přídavného paměťového obvodu Py, jehož výstup je spojen s prvním výstupem Xt zapojení.One modified embodiment of the cobinized release of signals in accordance with the order and time of the invention, and concretized for the two signal lines in the exemplary embodiment of FIG. 2, is that the rubber gate output Hi is coupled to the first circuit output Xi via the first additional memory circuit. Pi so that the output of this gate Hi is connected to the recording input χ ρι of this additional memory circuit Py, the output of which is connected to the first output Xt of the wiring.
Funkce přídavného paměťového obvodu Pi v prvním signálním vedení je taková, že signál, který prošel přes první hradlo H1? přechází na záznamový vstup xpi tohoto paměťového obvodu Pj a způsobuje vybuzení signálu na jeho výstupu s časovým trváním, které již není závislé na následném příchodu signálu na druhý vstup S2 druhého signálního vedení.The function of the additional memory circuit Pi in the first signal line is such that the signal passed through the first gate H1 ? it passes to the recording input x pi of this memory circuit P1 and causes the signal to be excited at its output with a duration which is no longer dependent on the subsequent arrival of the signal on the second input S2 of the second signal line.
Další modifikované provedení zapojení pro kombinované uvolňování průchodu signálů podle pořadí a času podle vynálezu respektuje skutečné vlastnosti reálných ob.vodůý, a je konkretizované pro dvě signální vedení v příkladném provedení podle obr. 3. Toto provedení záleží v tom, že první paměťový obvod Ri má vícenásobný mazací vstup složený aspoň z prvního elementárního mazacího vstupu 2yi a z druhého elementárního mazacího vstupu 3/i, s výhodou s funkcí logického součtu těchto elementárních vstupů 2χΐ, 3fi, vstup ti prvního časového členu Ti je vícenásobný a skládá se aspoň z prvního elementárního vstupu Mi a z druhého elementárního vstupu 2ti, s výhodou s funkcí logického součtu těchto elementárních vstupů Mi, 2ti, kde první vstup Si prvního signálního vedení je dále spojen s prvním elementárním vstupem Mi vstupu ti prvního časového členu Ti, druhý elmentární vstup 2ti tohoto vstupu ti je spojen s výstupem prvního paměťového obvodu Rt, druhý ystup S2 druhého signálního vedení je dále spojen s prvním elementárním vstupem 2/i mazacího vstupu prvního paměťového obvodu Ri, druhý elementární vstup 3/i tohoto mazacího vstupu je spojen s výstupem druhého paměťového obvodu R2.Another modified embodiment of the combined release of signals according to the order and time according to the invention respects the real characteristics of the real circuits, and is concretized for two signal lines in the exemplary embodiment of Fig. 3. This embodiment depends on the first memory circuit R1 having a multiple lubrication input comprising at least a first elementary lubrication input 2 yi and a second elementary lubrication input 3 / i, preferably with the function of logically adding these elementary inputs 2 χΐ, 3 fi, the input ti of the first time element Ti is multiple and consists of at least elemental input Mi and the second elementary input 2 will preferably function of the logical sum of these elementary inputs Me 2 I, wherein the first input Si, the first signal line is further connected to the first elementary input Mi entering the first timer Ti, the second elmentární input 2 those of v step t1 is connected to the output of the first memory circuit Rt, the second input S2 of the second signal line is further connected to the first elementary input 2 / i of the erase input of the first memory circuit Ri, the second elementary input 3 / i of this erase input is connected to the output of the second memory circuit R2.
Funkce dalšího spojení prvního vstupu Si prvního signálního vedení s prvním elementárním ystupem Mít vstupu ti prvního časového členu Ti je taková, že signál, který přišel na první vstup přechází současně na první elementární vstup Mi a způsobuje vybuzení signálu na výstupu prvního časového členu Ti. Tento signál přechází na řídicí vstup 2hi a uzavírá průchod prvního hranla Hi. Signál na výstupu prvního paměťového obvodu Ri přechází na druhý elementární vstup 2ti vstupu ti prvního časového členu Tj a vybuzení signálu na jeho výstupu ještě pojišťuje. Výsledkem je dřívější a spolehlivější uzavření hradla Hi.The function of further coupling the first input S1 of the first signal line to the first elementary output Having the input t1 of the first time element T1 is such that the signal that arrives at the first input simultaneously transits to the first elementary input M1 and causes the signal to be excited at the output of the first time element T1. This signal passes to control input 2 hi and closes the passage of the first prism Hi. The signal at the output of the memory circuit Ri goes to the second elementary input 2 of the input member the first time Tj and the excitation signal at its output still insures. The result is an earlier and more reliable closure of the Hi gate.
Funkce dalšího spojení druhého vstupu S2 druhého signálního vedení s prvním elementárním mazacím vstupem 2/i prvního paměťového obvodu Ri je taková, že signál, který přišel na druhý vstup S2 přechází současně na elementární mazací vstup 2/i a způsobuje vymazání signálu na výstupu prvního paměťového obvodu Ri. Signál na výstupu druhého paměťového obvodu R2 přechází na druhý elementární vstup 3yi mazacího vstupu prvního paměťového obvodu Rl a vymazání signálu na jeho výstupu ještě pojišťuje. Výsledkem je dřívější a spolehlivější vymazání prvního paměťového obvodu Rt.The function of the further connection of the second input S2 of the second signal line to the first elementary erase input 2 / i of the first memory circuit R1 is such that the signal that arrives at the second input S2 is simultaneously transferred to the elementary erase input 2 / i. Ri. The signal at the output of the second memory circuit R2 passes to the second elementary input 3 yi of the erase input of the first memory circuit R1 and the deletion of the signal at its output still insures. As a result, the first memory circuit Rt is erased earlier and more reliably.
Zapojení pro kombinované uvolňování průchodu signálů podle pořadí a času podle vynálezu s přídavnými kombinačními obvody je znázorněno na obr. 4 a záleží v tom, že výstup druhého paměťového obvodu R2 je s mazacím vstupem 2yi prvního paměťového obvodu Ri spojen přes první kombinační obvod Ki tak, že tento výstup je spojen s prvním vstupem xki prvního kombinačního obvodu Ki, jehož výstup je spojen s mazacím vstupem 2r,i, přičemž druhý vstup 2ki prvního kombinačního obvodu Ki je spojen s výstupem druhého kombinačního obvodu K2, výstup třetího paměťového obvodu R3 jé s mazacím vstupem 2n druhého paměťového obvodu R2 spojen přes druhý kombinační obvod K2 tak, že tento výstup je spojen s prvním vstupem tk2 druhého kombinačního obvodu K2, jehož výstup je spojen s mazacím vstupem 2i’2, atd., výstup dalšího v pořadí paměťového obvodu RN je s mazacím vstupem 2rN_i dalšího paměťového obvodu Rn-i spojen přes další kombinační obvod KN_i tak, že tento výstup je spojen s prvním vstupem %_! dalšího kambinačního obvodu KN_i, jehož výstup je spojen s mazacím vstupem 2rN_i. Kombinační obvody Kj, K2, ...KN_! představují s výhodou obvody s funkcí logického součtu, vztaženo na první vstup iki, xk2,... ikN_ χ, a na druhý vstup 2ki, 2k2,...The circuit-breaker circuit according to the invention with additional combinational circuits is shown in Fig. 4, and the output of the second memory circuit R2 is connected to the erase input 2 yi of the first memory circuit R1 via the first combination circuit Ki so The output is connected to the first input x ki of the first combination circuit Ki, the output of which is connected to the lubrication input 2 r, i, the second input 2 ki of the first combination circuit Ki is connected to the output of the second combination circuit K2, the output of the third memory circuit. R3 is connected to the lubrication input 2 n of the second memory circuit R2 through the second combination circuit K2 so that this output is coupled to the first input tk2 of the second combination circuit K2, the output of which is connected to the lubrication input 21 i2, etc. in the order of the memory circuit RN is with the erase input 2 rN_i of another memory circuit Rn-1 connected via a further combination circuit KN_i so that this output is coupled to the first input% _! Another camber circuit KN_i, the output of which is connected to the lubrication input 2 rN_i. Combination circuits Kj, K2, ... K N _! preferably represent circuits with a logical sum function based on the first input iki, x k2, ... k and N _ χ, and on the second input 2 ki, 2 k2, ...
... 2kN-i.... 2 to N- i.
Funkce přídavných kombinačních obvodů je taková, že signál, který přišel na první vstup Si prvního signálního vedení přechází na záznamový vstup prvního paměťového obvodu Ri a způsobuje vybuzení signálu na jeho výstupu. Tento signál přechází postupně přes jednotlivé obvody prvního signálního vedení obdobně, jak bylo uvedeno již dříve.The function of the additional combination circuits is such that the signal that arrives at the first input S1 of the first signal line passes to the recording input of the first memory circuit Ri and causes the signal to be excited at its output. This signal passes sequentially through the individual circuits of the first signal line, similarly as previously described.
Přijde-li v době časového trvání signálu na výstupu prvního časového členu Ti signál například na třetí vstup S3 třetího signálního vedení, přechází tento signál na záznamový vstup 1r3 třetího paměťového obvodu R3 a způsobuje vybuzení signálu na jeho výstupu. Takto vybuzený signál přechází zároveň na pryní vstuji Jk2 druhého kombinačního obvodu K2. Při použití kombinačních obvodů s funkcí logického součtu vzniká na výstupu druhého kombinačního obvodu K2 signál, který následně způsobuje vybuzení signálu na výstupu prvního kombinačního obvodu Ki, kterýžto signál přechází na mazací vstup 2ri prvního paměťového obvodu Rl a způsobuje jeho vymazání. Výsledkem je zamezení průchodu signálu z prvního vstupuIf, for example, the signal at the output of the first timer T1 arrives at the third input S3 of the third signal line, for example, the signal passes to the recording input 13 of the third memory circuit R3 and causes the signal to be excited. The signal thus excited at the same time passes to the first input J k2 of the second combination circuit K2. When using logic sum combiner circuits, the output of the second combiner circuit K2 produces a signal which in turn causes a signal to be output at the output of the first combiner circuit Ki, which signal passes to the erase input 2 ri of the first memory circuit R1 and deletes it. As a result, the signal from the first input is prevented
S,i prvního signálního vedení na jeho yýstup Xi příchodem signálu na třetí- vstup S3 .třetího signálního vedení v době časového trvání signálu na výstupu prvního časového členu Ti.S1 i of the first signal line at its output X1 by the arrival of the signal at the third input S3 of the third signal line during the time duration of the signal at the output of the first time member T1.
Obecně přijde-li v době časového trvání signálu na výstupu některého časového členu signál na vstup s vyšším indexem pořadí, zamezuje se průchod signálu přes toto signální vedení s nižším indexem pořadí.Generally, if a signal at the output of a timing member arrives at a higher order index input during the signal lifetime, the signal is prevented from passing through the lower order index signal line.
Zapojení pro kombinované uvolňování signálů podle pořadí a času podle vynálezu má široké uplatnění v oblasti jednoúčelových řídicích systémů výrobních procesů. Přes jednoduchost použitých logických obvodů a jejich zapojeni řeší značně složité sekvenční logické funkce, a umožňuje zejména výběr iniciačních signálů pro. řídicí funkce.The order of time and time combined signal release circuitry of the present invention is widely used in the field of dedicated process control systems. Despite the simplicity of the used logic circuits and their wiring, it solves quite complex sequential logic functions, and in particular allows selection of initiation signals for. control function.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS59276A CS217551B1 (en) | 1976-01-30 | 1976-01-30 | Circuitry for combined releasing sequenced andtimed signal pass |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS59276A CS217551B1 (en) | 1976-01-30 | 1976-01-30 | Circuitry for combined releasing sequenced andtimed signal pass |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS217551B1 true CS217551B1 (en) | 1983-01-28 |
Family
ID=5338276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS59276A CS217551B1 (en) | 1976-01-30 | 1976-01-30 | Circuitry for combined releasing sequenced andtimed signal pass |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS217551B1 (en) |
-
1976
- 1976-01-30 CS CS59276A patent/CS217551B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950004747A (en) | A method for controlling a signal path between an edge logical search cell and an internal logic block of an electronic device and the electronic device | |
| US3609569A (en) | Logic system | |
| KR930009253A (en) | Programmable Logic Devices with Multiple Manageable Asynchronous Programmable Logic Blocks Interconnected by Fast Switch Matrix | |
| US4942577A (en) | Logic circuit system with latch circuits for reliable scan-path testing | |
| US3579191A (en) | Network using adaptive elements | |
| GB1173796A (en) | A Circuit Arrangement for Determining an Optimum Path | |
| US4333159A (en) | Combination shift register, counter and memory device | |
| US3458734A (en) | Shift registers employing threshold gates | |
| RU2047922C1 (en) | Single-cycle shift register | |
| SU511631A1 (en) | Buffer register | |
| SU1092493A1 (en) | Device for comparing binary numbers | |
| SU497583A1 (en) | Number Comparison Device | |
| GB1497745A (en) | Bistable electronic circuit arrangement | |
| SU538365A1 (en) | Push-pull p-bit accumulator accumulator | |
| SU1226467A1 (en) | Two-port priority device | |
| SU1091162A2 (en) | Priority block | |
| CS201591B1 (en) | Connection for releasing the passage of signals | |
| SU372696A1 (en) | TWO-POSITION KEY FOR POWER SWITCHING OF PULSE SIGNALS | |
| US4621370A (en) | Binary synchronous count and clear bit-slice module | |
| JPS5848873A (en) | Testing method for synchronous counting circuit | |
| SU1128223A1 (en) | Pneumatic control device | |
| SU1557671A1 (en) | Device for subtraction and addition of pulses | |
| SU788378A1 (en) | Device for checking "1 from n" code | |
| SU1458873A2 (en) | Multichannel device for priority connection of users to shared trunk line | |
| SU308440A1 (en) | PASHIKO-TEKKY ^ E-KAN! BIBL4 ^ 0-E: KA 1 |