CS229994B1

CS229994B1 - Memory Address Circuit Connections

Info

Publication number: CS229994B1
Application number: CS194583A
Authority: CS
Inventors: Zbynek Smid
Original assignee: Zbynek Smid
Priority date: 1983-03-22
Filing date: 1983-03-22
Publication date: 1984-07-16

Abstract

Cílem vynálezu je zjednodušit zapojení a umožnit snadnou změnu rozmístění oblastí paměti typu RAM a paměti typu ROM. Uvedeného čile se dosáhne zapojením s registrem adresy paměti a s výběrovými obvody, přičemž skupina vstupů registru adresy paměti tvoří současně skupinu vstupů zapojení. První skupina výstupů registru adresy paměti je připojen na prvni skupinu vstupů oblasti paměti typu RAM operační paměti a na první skupinu vstupů oblasti paměti typu ROM operační paměti. Druhá skupina výstupů registru adresy paměti je připojena na skupinu vstupů kodéru, výstup registru adresy paměti je připojen na třetí vstup výběrových obvodů. První výstup kodéru je připojen na prvni vstup oblasti paměti typu RAM operačni paměti a na první vstup oblasti paměti ROM operační paměti, druhý výstup kodéru je připojen na druhy vstup oblasti paměti typu RAM operačni paměti a na druhý vstup oblasti paměti typu ROM operační paměti. Třetí výstup kodéru je připojen na první vstup výběrových obvodů, čtvrtý výstup kodéru je připojen na druhý vstup výběrových obvodu. První skupina výstupů výběrových obvodů je připojena na druhou skupinu vstupů oblasti paměti typu RAM operační paměti, druhá skupina výstupů výběrových obvodů je připojena na druhou skupinu vstupů oblasti paměti typu ROM operačni paměti. Vynálezu lze využit zejména v malých výpočetních prostředoíoh, na příklad v inteligentních terminálech.The aim of the invention is to simplify the connection and to enable easy change of the layout of the RAM and ROM memory areas. The above-mentioned object is achieved by connecting with the memory address register and with the selection circuits, whereby the group of memory address register inputs simultaneously forms a group of connection inputs. The first group of memory address register outputs is connected to the first group of RAM memory area inputs and to the first group of ROM memory area inputs. The second group of memory address register outputs is connected to the group of encoder inputs, the output of the memory address register is connected to the third input of the selection circuits. The first encoder output is connected to the first input of the RAM memory area of the operational memory and to the first input of the ROM memory area of the operational memory, the second encoder output is connected to the second input of the RAM memory area of the operational memory and to the second input of the ROM memory area of the operational memory. The third encoder output is connected to the first input of the selection circuits, the fourth encoder output is connected to the second input of the selection circuits. The first group of outputs of the selection circuits is connected to the second group of inputs of the RAM type memory area of the operational memory, the second group of outputs of the selection circuits is connected to the second group of inputs of the ROM type memory area of the operational memory. The invention can be used in particular in small computing environments, for example in intelligent terminals.

Description

Vynález se týká zapojení adresových obvodů operační paměti zejména pro malé výpočetní prostředky.The invention relates to the connection of address circuits of the operating memory, in particular for small computing means.

Významnou skupinu malých výpočetních prostředků tvoří tak zvané jazykově orientované systémy s operační pamětí, obsahující oblast paměti typu ROM a oblast paměti typu RAM. V rozsáhlé oblasti paměti typu ROM, určené pouze pro Čtení informace, je umístěn překladač některého vyššího programovacího jazyka a zpravidla za tímto překladačem je k dispozici oblast paměti typu RAM, určená ke Čtení i k zápisu informace pro uživatelské programy. V případě systému s použitím stránkování bez možnosti mapování paměti, je privilegovaně přístupná základní, zpravidla nultá stránka. V této stránce je nutné umístit útvary typu zásobník návratných adres podprogramů a podobně do oblasti paměti typu RAM a na druhé straně některé důležité konstanty do oblasti paměti typu ROM. Je tedy potřebné vytvořit relativně krátké, vzájemně proložené oblasti paměti typu RAM a paměti typu ROM. Vývoj polovodičových paměťových obvodů však spěje ke stále vyšším kapacitáa jednotlivých obvodů. To se řeší kodérem logické adresy procesoru výpočetního prostředku na fyzickou adresu parně ti.A significant group of small computational resources are the so-called language-oriented operating memory systems comprising a ROM area and a RAM area. In a large area of read-only ROM, a compiler of a higher programming language is located, and generally a RAM area is available behind the compiler to read and write information for user programs. In the case of a system using paging without memory mapping, the basic, usually zero page, is privileged. In this page, you need to place the Returns subroutine stacks and the like in the RAM area and, on the other hand, some important constants in the ROM area. Therefore, it is necessary to create relatively short, interleaved regions of RAM and ROM. However, the development of semiconductor memory circuits leads to ever higher capacities and individual circuits. This is solved by the logic address encoder of the computing resource processor to the physical address t1.

Nevýhodou klasického kodéru je jeho relativní složitost, zejména při nestejnolehlém promítání jednotlivých oblastí paměti typu RAM a paměti typu ROM vzhledem k jednomu nebo několika bitům adresy a dále obtížná variabilnost při případné změně roz místění oblasti paměti typu RAM a paměti typu ROM.The disadvantage of a classical encoder is its relative complexity, especially when the individual regions of RAM and ROM are unevenly projected with respect to one or more address bits, and also difficult to vary in the event of changing the location of the RAM and ROM.

Uvedené nevýhody odstraňuje zapojení adresových obvodů ope rační paměti podle vynálezu, jehož podstatou je, že skupina vstupů registru adresy paměti tvoří současně skupinu vstupů zapojení, první skupina výstupů registru adresy paměti je připojena na první skupinu vstupů oblasti paměti typu RAM operační paměti a na první skupinu vstupů oblasti paměti typu ROM operačníThe above-mentioned disadvantages are overcome by the wiring of the operating memory address circuits of the present invention, which is characterized in that the memory address register input group is simultaneously a wiring input group, the first memory address register output group is connected to the first RAM memory input group and the first ROM operating area inputs

229 994 paměti, druhá skupina výstupů registru adresy paměti je připojena na skupinu vstupů kodéru, výstup registru adresy paměti je připojen na třetí vstup výběrových obvodů, první výstup kodéru je připojen na první vstup oblasti paměti typu RAM operační paměti a na první vstup oblasti paměti typu ROM operační paměti, druhý výstup kodéru je připojen na druhý vstup oblasti paměti typu RAM operační paměti a na druhý vstup oblasti paměti typu ROM operační paměti, třetí výstup kodéru je připojen na první vstup výběrových obvodů, čtvrtý výstup kodéru je připojen na dru hý vstup výběrových obvodů, první skupina výstupů výběrových obvodů je připojena na druhou skupinu vstupů oblasti paměti typu RAM operační paměti, druhá skupina výstupů výběrových obvodů je připojena na druhou skupinu vstupů oblasti paměti typu ROM operační paměti.229 994 memory, the second group of memory address register outputs is connected to the encoder input group, the memory address register output is connected to the third input of the selector circuits, the first encoder output is connected to the first RAM memory input and the first memory memory input ROM of the RAM, the second encoder output is connected to the second RAM memory area input and the second ROM of the RAM memory area, the third encoder output is connected to the first selector input, the fourth encoder output is connected to the second selector input The second group of selector outputs is connected to the second group of inputs of the ROM of the RAM.

Výhodou zapojení adresových obvodů operační paměti podle vynálezu je jeho jednoduchost a možnost snadné změny rozmístění oblastí paměti typu RAM a paměti typu ROM.The advantage of wiring the address circuits of the operating memory according to the invention is its simplicity and the possibility of easily repositioning the RAM and ROM memory areas.

Příklad zapojení adresových obvodů operační paměti podle vynálezu je znázorněn na připojených výkresech, na nichž obr. 1 představuje blokové schéma zapojení, obr. 2 příklad rozdělení oblastí paměti typu RAM a paměti typu ROM, obr. 3 další příklad rozdělení oblastí paměti typu RAM a paměti typu ROM.Fig. 1 shows a block diagram, Fig. 2 shows an example of a partition of RAM and ROM, Fig. 3 shows another example of a partition of RAM and memory type ROM.

Skupina vstupů 11 registru 1 adresy paměti pro šestnáctibitovou logickou adresu tvoří současně skupinu vstupů 10 zapojení pro připojení na procesor neznázorněného výpočetního prostředku. První skupina výstupů 011 registru 1 adresy paměti pro bity 0 až 7 a 10 až 13 logické adresy je připojena na první skupinu vstupů 41 oblasti 4 paměti typu RAM operační paměti 6 a na první skupinu vstupů 51 oblasti 2 paměti typu ROM operační paměti 6. Druhá skupina výstupů 012 registru 1 adresy paměti pro bity 8 až 15 logické adresy je připojena na skupinu vstupů 21 kodéru 2. Výstup 013 registru 1 adresy paměti pro bit 13 logické adresy je připojen na třetí vstup 33 výběrových obvodů 3l. První výstup 021 kodéru 2 pro bit 8 fyzické adresy je připojen na prvhí vstup 42 oblasti 4 paměti typu RAM operační paměti 6 a na první vstup 52 oblasti £ paměti typu ROM operační paměti 6. Druhý výstup 022 kodéru 2 pro bit 9 fyzické adresy je připojen na druhý vstup 43 oblasti 4 paměti typu RAM operační paměti 6 a naThe input address group 11 of the memory address register 1 for the 16-bit logic address simultaneously forms the input group 10 for connection to the processor of a computing device (not shown). The first group of outputs 011 of the memory address register 1 for bits 0-7 and 10-13 of the logical address is connected to the first group of inputs 41 of the RAM 4 of the RAM 6 and to the first group of inputs 51 of the ROM 2 of the RAM 6. the memory address register output group 012 for logic address bits 8 to 15 is connected to the input group 21 of encoder 2. The memory address register output 013 for logic address bit 13 is connected to the third input 33 of the selector circuits 31. The first output 021 of the encoder 2 for bit 8 of the physical address is connected to the first input 42 of the RAM area 4 of the operating memory 6 and to the first input 52 of the memory area 6 of the ROM of the memory 6. on the second input 43 of the RAM area 4 of the operating memory 6;

228 994 druhý vstup 53 oblasti £ paměti typu ROM operační paměti 6. Tře tí výstup 023 kodéru 2 pro bit 14 fyzické adresy je připojen na první vstup 31 výběrových obvodů 3. Čtvrtý výstup 024 kodéru 2 pro bit 15 fyzické adresy je připojen na druhý vstup 32 výběrových obvodů 3. První skupina výstupů 031 výběrových obvodů £ pro řídicí signály je připojena na druhou skupinu vstupů 44 oblasti £ paměti typu RAM operační paměti 6. Druhá skupina výstupů 032 výběrových obvodů £ pro řídicí signály je připojena na druhou skupinu vstupů 54 oblasti £ paměti typu ROM operační paměti 6. Bity logické adresy, vystupující na první skupině výstupů 011 registru 1 adresy paměti, jsou shodné s bity fyzické adresy. Bity fyzické adresy, vystupující na prvním až Čtvrtém výstupu 021 až 024 kodéru 2, jsou takové bity, které jsou nebo mohou být odlišné od odpovídajících bitů logické adresy. Kodér 2 je tvořen programovatelnou rychlou polovodičovou pamětí typu ROM o kapacitě 256 čtyřbitových slov. Počet vstupů ve skupině vstupů 21 kodéru 2 určuje minimální rozměry vzájemně vyměnitelných částí oblastí 4, 5 paměti typu RAM a paměti typu ROM. Volba bitů na prvním až čtvrtém výstupu 021 až 024 kodéru 2, které slouží k modifikaci vstupní logické adresy na výstupní fyzickou adresu paměti, závisí na potřebě vzájemné výměny částí oblastí 4, 5 paměti typu RAM a paměti typu ROM.228 994 the second input 53 of the ROM memory 6 area. The third output 023 of the encoder 2 for bit 14 of the physical address is connected to the first input 31 of the selector circuits 3. The fourth output 024 of the encoder 2 for the bit 15 of the physical address is connected to the second input. 32. The first group of control signal selector outputs 031 is coupled to a second group of inputs 44 of the RAM memory area 6. The second group of control signal selector outputs 032 is coupled to a second group of inputs 54 of the control signals. 6. The bits of the logical address output on the first group of outputs 011 of the memory address register 1 are identical to the bits of the physical address. The bits of the physical address output at the first to fourth outputs 021 to 024 of the encoder 2 are those bits that are or may be different from the corresponding bits of the logical address. Encoder 2 consists of a programmable fast semiconductor ROM of 256 4-bit words. The number of inputs in the input group 21 of encoder 2 determines the minimum dimensions of the interchangeable portions of regions 4, 5 of RAM and ROM. The choice of bits on the first to fourth outputs 021 to 024 of the encoder 2, which serves to modify the input logic address to the output physical address of the memory, depends on the need for interchange of portions of the RAM and ROM regions 4, 5.

Do registru 1 adresy paměti vstupuje šestnáctibitová logické adresa z procesoru výpočetního prostředku. Zde je uložena po dobu potřebnou pro zápisový nebo čtecí cyklus paměti. Tao logické adresa je pomocí kodéru 2 modifikována na fyzickou adresu paměti. Modifikovány jsou přitom pouze nezbytně nutné bity adresy s ohledem na velikost vzájemně zaměnitelných částí oblastí 4, 5 paměti typu RAM a paměti typu ROM a s ohledem na jejich vzájemnou polohu. Na skupinu vstupů 21 kodéru 2 je nutné přivést takový počet bitů logické adresy směrem od nejvyšších k najnižším bitům, aby se hranice zaměněných částí oblastí 4, 5 paměti typu RAM a paměti typu ROM kryla se změnou nejnižšího bitu přiváděného do kodéru 2. Čísla výstupních bitů kodéru 2 a jejich počet je určen podle toho, které části oblastí 4, 5 paměti typu RAM a paměti typu ROM se navzájem zaměňují. Je-li oblast £ paměti typu ROM menší než oblast £ paměti typu RAM, je možno zanedbat další, to je parazitní vzájemné záměny v oblasti £ paměti typu RAM, nebol nemění nic na požadavku jednoznačnosti přiřazení určitých slov paměti určité adrese. Příkladem toho by mohl býtA 16-bit logical address from the computing resource processor enters memory address register 1. It is stored here for the time required for the write or read memory cycle. The logical address is modified to the physical memory address by the encoder 2. Only the necessary address bits are modified with respect to the size of the interchangeable portions of the RAM and ROM regions 4, 5 and their relative position. The number of bits of the logical address from the highest to the lowest bits must be applied to the input group 21 of the encoder 2 so that the boundaries of the swapped portions of the RAM and ROM regions 4, 5 coincide with the lowest bit fed to the encoder 2. The number of encoders 2 and their number is determined according to which parts of the RAM and ROM regions 4, 5 are interchangeable. If the ROM area 6 is smaller than the RAM area 6, it is possible to neglect another, i.e., parasitic interchangeability, in the RAM area 6, without altering the requirement of unambiguous assignment of certain memory words to a particular address. An example of this might be

229 994 obr. 2 za předpokladu, že jeho spodní polovina, to je bit 15 rovný logické jedničce, by tvořila oblast paměti typu RAM.229 994 of FIG. 2, provided that its lower half, that is, bit 15 equal to logical one, would constitute a RAM area.

Zde by spodní, to je parazitní záměna částí oblastí 4, 2 P^am^ti typu RAM a paměti typu ROM nebyla na závadu. Nižší bity takto modifikované fyzické adresy jsou přivedeny jako adresa jednotlivých paměťových obvodů v oblasti 4, 5 paměti typu RAM a pa měti typu ROM, vyšší bity pak ovládají přes výběrové obvody 3 řídicí signály, přiváděné na druhou skupinu vstupů 44 oblasti 4 paměti typu RAM a na druhou skupinu vstupů 54 oblasti 2 paměti typu ROM operační paměti 6. Činnost zapojení je déle zřejmá z obr. 2 a z obr. 3, kde šrafovaná část představuje oblast paměti typu ROM a nešrafováná oblast paměti typu RAM, a sice pro vstupní bity logické adresy registru 1 adresy paměti a pro vstupní bity logické adresy kodéru 2.Here, the bottom, that is, the parasitic confusion of parts of areas 4, 2 P^am^RAM and ROM were not a malfunction. The lower bits of the modified physical address are supplied as the addresses of the individual memory circuits in the RAM area 4, 5 and the ROM memory, the higher bits control via the selection circuits 3 control signals applied to the second group of inputs 44 of the RAM area 4. to the second input group 54 of the ROM area 2 of the RAM 6. The wiring operation is longer apparent from FIGS. 2 and 3, where the shaded portion represents the ROM area and the non-hatched RAM area for the logical address input bits. register 1 of the memory address and for the input bits of the logic address of the encoder 2.

Vynálezu lze použít zejména pro malé výpočetní prostředky, na příklad pro inteligentní terminály.In particular, the invention can be used for small computing means, for example, for intelligent terminals.

Claims

Wiring an address circuit of a RAM comprising a RAM area and a ROM area, with a memory address register and with selector circuits, characterized in that the input group (11) of the memory address register (1) simultaneously forms a wiring input group (10), the first group of outputs (011) of the memory address register (1) is connected to the first group of inputs (41) of the RAM memory area (4) of the RAM (6) and to the first group of inputs (51) of the ROM memory area (5) memory (6), the second group of outputs (012) of the memory address register (1) is connected to the group of inputs (21) of the encoder (2), the output (013) of the memory address register (1) is connected to the third input (33) of the selection circuits (3), the first output (021) of the encoder (2) is connected to the first input (42) of the RAM area (4) of the RAM (6) and to the first input (52) of the ROM area (5) of the RAM ( 6), the second output (022) of the encoder (2) is connected to the second vs tup (43) of RAM area (4) of RAM (6) and to second input (53) of ROM area (5) of RAM (6), the third output (023) of encoder (2) is connected to the first input (31) the selection circuits (3), the fourth output (024) of the encoder (2) is connected to the second input (32) of the selection circuits (3), the first group of outputs (031) of the selection circuits (3) is connected to the second group of inputs (44) RAM memory area (4), the second group of outputs (032) of the selector circuitry (3) is coupled to a second group of inputs (54) of the RAM memory area (5) (6). ) ·.