CS231128B1 - Programmable module wiring to create a fractional split ratio in a universal frequency divider - Google Patents
Programmable module wiring to create a fractional split ratio in a universal frequency divider Download PDFInfo
- Publication number
- CS231128B1 CS231128B1 CS829255A CS925582A CS231128B1 CS 231128 B1 CS231128 B1 CS 231128B1 CS 829255 A CS829255 A CS 829255A CS 925582 A CS925582 A CS 925582A CS 231128 B1 CS231128 B1 CS 231128B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- frequency divider
- module
- programmable
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, sestávajícího ze základního modulu univerzálního děliče a z modulu vytvářejícího zlomkový dělicí poměr. Základní modul sestává z programovatelného předděliče kmitočtu typu ng; (no + 1)/1 připojeného svým výstupem k děliči kmitočtu 10/1, jehož výstupy jsou připojeny ke komparátoru dvou binárních čísel Xj<Xi, ke kterému je svými výstupy připojena úplná sčítačka i . Dělič kmitočtu 10/1 je připojen ku programovatelnému děliči kmitočtu M/l modulu vytvářejícího zlomkový dělicí poměr. Další prvky modulu vytvářejícího zlomkový dělicí poměr jsou elektronický přepínač, součinnové hradlo„ blokovací obvod a komparátor dvou čtyřbitovýoh čísel X< X.Connection of a programmable module for creating a fractional division ratio in a universal frequency divider, consisting of a basic universal divider module and a module creating a fractional division ratio. The basic module consists of a programmable frequency pre-divider of the type ng; (no + 1)/1 connected by its output to a frequency divider 10/1, the outputs of which are connected to a comparator of two binary numbers Xj<Xi, to which a full adder i is connected by its outputs. The frequency divider 10/1 is connected to a programmable frequency divider M/l of the module creating a fractional division ratio. Other elements of the module creating a fractional division ratio are an electronic switch, a product gate, a blocking circuit and a comparator of two four-bit numbers X< X.
Description
Vynález se týká programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, sestávajícího ze základního modulu univerzálního děliče a z modulu vytvářejícího zlomkový dělicí poměr, přičemž základní modul univerzálního děliče sestává z programovatelného předdeliče kmitočtu typu n^; (n2+1)/1, který je připojen svým výstupem k děliči kmitočtu 10/1, jehož výstupy, generující sérii impulzů, jsou připojeny ke komparátoru dvou binárních čísel ke kterému je svými výstupy připojena úplná sčítačka přičemž výstup děliče kmitočtu 10/1 je připojen ku programovatelnému děliči kmitočtu M/1 modulu vytvářejícího zlomkový dělicí poměr.The invention relates to a programmable module for generating a fractional splitting ratio in a universal frequency divider comprising a basic module of a universal splitter and a module generating a fractional splitting ratio, wherein the basic module of the universal splitter consists of a programmable frequency splitter of the n-type; (n 2 +1) / 1, which is connected by its output to a 10/1 frequency divider, the outputs of which generate a series of pulses are connected to a comparator of two binary numbers to which a complete adder is connected with its outputs, the 10/1 frequency divider output it is connected to the programmable frequency divider of the M / 1 module generating the fractional split ratio.
V současné době je vyráběn obvod (HEP 4751) - univerzální dělič kmitočtu, jehož funkce je podrobně popsána v práci Gileseho Versatile LSI frequency synthesiser systém” - Electro nic components and applicč. 2,1980. Blokové uspořádání programovatelného modulu pro vytvoření zlomkového dělicího poměru podle Gileseho je na obr. 1. Pro snazší orientaci je na obr. 1 navíc blokové uspořádání základního modulu programovatelného děliče a jeho připojení na modul vytvářející zlomkový dělicí poměr. Základní modul podle Gileseho se skládá z programovatelného předděliče typu n2? (n2+1)/1, z děliče 10/1 a z rychlostního selektoru RS^. Dělič 10/1 je čtyřbitový dělič kmitočtu upravený tak, že na výstupech 1, 2, 4 a 8 se generují série impulzů o 1, 2, 4 a 8 impulzech v rámci jedné periody signálu f . Rychlostní selektor RS^ zpracovává signály z děliče 10/1 tak, aby se ná jeho výstupu pro řízení předděliče generoval sled impulzů závislý na nastavení čísla n^ a vstupního přenosuAt present, a circuit (HEP 4751) is a universal frequency divider whose function is described in detail in the Gilese Versatile LSI frequency synthesis system. ”- Electro nic components and applicč. 2.1980. The block arrangement of the Gilese programmable fractional split ratio module is shown in FIG. 1. In addition, FIG. 1 shows the block arrangement of the programmable splitter base module and its connection to the fractional split ratio module for easier orientation. The Gilese base module consists of a programmable n 2 type divider? (n 2 +1) / 1, from the 10/1 divider and from the speed selector RS ^. The 10/1 divider is a four-bit frequency divider modified to generate a series of 1, 2, 4, and 8 pulses at the outputs 1, 2, 4 and 8 within one signal period f. The speed selector RS ^ processes the signals from the 10/1 divider so as to generate a pulse train dependent on the setting of the number n ^ and the input transmission at its output to control the divider.
231 128 ^in1* Zapojení podle obr. i pracuje v BCD kódu, takže číslo n^ musí být nastavitelné v intervalu celých čísel 0 až 9.231 128 ^ in1 * The wiring shown in Fig. I works in the BCD code, so the number n ^ must be adjustable between integers from 0 to 9.
Číslo n«j = 0 se realizuje trvalým zařazením dělicího poměru η^ v děliči η^; (ng+1)/1, číslo n^ = 1 se realizuje odmazáním jednoho vstupního impulzu, to je v rámci deseti podperiod, které vytváří dělič 10/1, je na předděliči nastaven dělicí poměr (ng+1) v jedné podperiodě atd. až Šišlo = 9 se realizuje odmazáním devíti vstupních impulzů, to je v devíti podperiodách. Z uvedeného vyplývá, že minimálně jedna podperioda z deseti je volná, lze v ní zařadit na předděliči dělicí poměr (ng+1) a tím realizovat číslo· ηθ z nižšího digítu.The number n «j = 0 is realized by permanently assigning the dividing ratio η ^ in the divider η ^; (ng + 1) / 1, the number n ^ = 1 is realized by deleting one input pulse, that is within ten subperiods, which creates a 10/1 divider, the dividing ratio (ng + 1) is set on one subperiod, etc. to 9 = 9 is done by deleting nine input pulses, that is in nine sub-periods. It follows that at least one of the ten subperiods is free, it can be included in the dividing division (ng + 1) and thus realize the number · ηθ from the lower digit.
Modul vytvářející zlomkový dělicí poměr je podle Gileseho složen z programovatelného předděliče kmitočtu M/1 (M je nastavitelné v rozsahu celých čísel 1 až 16) a z rychlostního selektoru RSq. Předdělič kmitočtu M/1 a rychlostní selektor RSq v modulu pro zlomkový dělicí poměr podle obr. 1 pracují na stejném principu jako dělič kmitočtu 10/1 a rychlostní selektor RS^ v základním modulu, takže na výstupu 3?ouq rychlostního selektoru RSq je generován sled impulzů definovaný nastaveným číslem ηθ a vstupním přenosem PinQ podle vztahuAccording to Gilese, the module generating a fractional ratio consists of a programmable frequency divider M / 1 (M is adjustable in the range of integers 1 to 16) and a speed selector RSq. The frequency divider M / 1 and the speed selector RSq in the fractional split ratio module of Fig. 1 operate on the same principle as the 10/1 frequency divider and the speed selector RS ^ in the base module, so at output 3? ou q of the speed selector RSq, the pulse train defined by the set number ηθ and the input transmission P in Q is generated according to
Rychlostní selektor dále zpracovává tento signál tak,že na jeho výstupu pro řízení dělicího poměru předděliče je generován sled impulzů definovaných vztahem fzv1 = n1^n0+řin0^M * fou2 * kde n1 a n0 ^sou nastavitelné v rozsahu celých čísel 0 až 9 a Ρ^θ je vstupní přenos do rychlostního selektoru RSq z následujících modulů a je roven 1 nebo 0.The velocity selector further processes this signal such that a pulse train defined by the relation f zv1 = n 1 ^ n 0 + øin0 ^ M * f ou2 * where n 1 and 0 ^ are adjustable in the range integers 0 through 9 and Ρ ^ θ is the input transmission to the RSq rate selector from the following modules and is equal to 1 or 0.
Nevýhodou řešení podle obr. 1 jsou složité logické struktury v programovatelném předděliči M/1 a v rychlostním selektoru RSq. Navíc z důvodů, že programovatelný předdělič kmitočtu M/1 musí na výstupech 1, 2, 4 a 8 generovat příslušné sledy impulzů, ί nelze na této pozici použít běžného programovatelného čitače v binárním nebo BCD kédu.A disadvantage of the solution according to FIG. 1 is the complex logic structures in the programmable divider M / 1 and in the speed selector RSq. Moreover, because the programmable frequency divider M / 1 must generate the appropriate pulse train at outputs 1, 2, 4 and 8, ί cannot be used at this position with a conventional programmable counter in binary or BCD code.
- 3 231 128- 3 231 128
Uvedené nevýhody zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu odstraňuje zapojení podle vynálezu, jehož schéma zapojení je vyznačeno na ohr. 3 a jehož funkce je vysvětlena podle schéma zapojení vyznačeného na obr. 2, jenž sestává ze základního modulu univerzálního děliče a z modulu vytvářející zlomkový dělicí poměr, přičemž základní modul univerzálního modulu sestává z programovatelného předděliče kmitočtu typu n^; (ng+1)/1, který je připojen svým výstupem k děliči kmitočtu 10/1, jehož výstupy generující sérii impulzů jsou připojeny ke komparátoru dvou binárních čísel X«|<Y.j, ke kterému je svými výstupy připojena úplný sčítačka Xp přičemž výstup děliče 10/1 je připojen ku programovatelnému děliči kmitočtu W1 modulu vytvářejícího zlomkový dšlicí<poměr,vyznačené tím, že první vstup programovatelného děliče kmitočtu 20/1 ja připojen na druhý vstup elektronického přepínače, jehož třetí vstup je připojen na výstup součinového hradla, přičemž výstup elektronického přepínače je připojen na výstup modulu pro vytvoření zlomkového dělicího poměru a první vstup elektronického přepínače je připojen na k-plusprvní vstup blokovacího obvodu a na první výstup programovatelného děliče kmitočtu 13/1, jehož první datový vstup, druhý datový vstup až k-tý datový vstup je připojen na první vstup, druhý vstup až k-tý vstup součinnového hradla a na druhý vstup, třetí vstup až p-tý vstup úplné sčítačky, na jejíž první vstup je připojen vstup pro přenos PinQ, přičemž druhý výstup, třetí výstup až r-tý výstup úplné sčítačky je připojen na k-plusprvní vstup, k-plusdruhý vstup až na k-plusentý vstup komparátoru čtyřbitovýeh čísel, jehož první vstup, druhý vstup až k-tý vstup je připojen k prvnímu výstupu, druhému výstupu až ke k-tému výstupu blokovacího obvodu, přičemž jeho druhý vstup, třetí vstup až jeho s-tý vstup je připojen k druhému výstupu, třetímu výstupu až k m-tému výstupu programovatelného děliče kmitočtu 10/1, přičemž výstup komparátoru dvou čtyřbitovýeh čísel je připojen na první vstup součtového hradla, jehož výstup je připojen k výstupu pro přenos ^ouO» a na druhÝ vstup součtového hradla je připojen první výstupThese disadvantages of wiring a programmable module for generating a fractional split ratio in the universal frequency divider are avoided by the wiring according to the invention, the wiring diagram of which is shown in FIG. 3 and whose function is explained according to the wiring diagram shown in FIG. 2, which consists of a basic module of the universal divider and a module generating a fractional division ratio, wherein the basic module of the universal module consists of a programmable frequency divider type n ^; (ng + 1) / 1, which is connected by its output to a 10/1 frequency divider, the outputs of which generate a series of pulses are connected to a comparator of two binary numbers X «| <Yj, to which the complete adder Xp is connected with its outputs 10/1 is connected to the programmable frequency divider W1 of the fractional divider ratio, characterized in that the first input of the programmable frequency divider 20/1 is connected to the second input of the electronic switch, the third input of which is connected to the output of the product gate; the switch is connected to the output of the fractional split ratio module, and the first input of the electronic switch is connected to the k-plus first input of the lock circuit and to the first output of the 13/1 programmable frequency divider whose first data input, second data input up to the th data input it is connected to the first input, the second input up to the th-th input of the synergic gate and to the second input, the third input to the p-th input of the total adder, to the first input of which the input for P inQ transmission is connected, k-plus first input, k-plus second input up to the k-plus input of a 4-bit number comparator, the first input, the second input to the k-th input being connected to the first output, the second output to the k-th output of the interlock circuit, input, the third input up to its eighth input is connected to the second output, the third output up to the mth output of the 10/1 programmable frequency divider, where the comparator output of two four-bit numbers is connected to the first input of the summation gate whose output is connected to output and the second output of the summation gate is connected to the first output
231 128 úplné sčítačky2, na jejíž k-plusprvní vstup, k-plusdruhý vstup až na k-plusentý vstup jsou připojeny datové vstupy.231 128 complete adder2, to whose k-plus first input, k-plus second input up to k-plus input, data inputs are connected.
Novost zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu podle vynálezu spočívá v tom, že rychlostní selektor RSq, obr. 1, je nahrazen komparátorem dvou binárních čísel X<Y 2,· Tím se výrazně zjednoduší logická struktura děliče kmitočtu M/1 Ί a lze na této pozici použít běžného čitače doplněného porgramováním i dělicího poměru M 1. Další výhodou řešení modulu podle vynálezu je tvar signálu výstupního přenosu Jouq® Tento signál na výstupu 73 součtového hradla 2 má v rámci jedné periody výstupního signálu £ tvar jediného impulzu, jehož šířka se mění v závislosti na nastavení čísla nQ a vstupního přenosu £^ηθ· To opravňuje k předpokladu, že mezní kmitočet modulu podle obr. 3 (z hlediska řízení předdděličů) je vyšší než mezní kmitočet modulu podle obr. 1, kde signál na výstupu 3?ou0 je ve formě sledu impulzů, jejichž počet je určen nastavením čísla ηθ a vstupního přenosu Zj_nO.The novelty of the wiring of the programmable fraction splitting ratio module in the universal frequency divider according to the invention is that the speed selector RSq, Fig. 1, is replaced by a comparator of two binary numbers X <Y 2, thereby greatly simplifying the logical structure of the frequency divider Another advantage of the module according to the invention is the shape of the output transmission signal J ou q® This signal on the output 73 of the summing gate 2 has the form within one period of the output signal £. a single pulse whose width varies depending on the numbers n Q and the input transmission £ ^ η θ · This justifies the assumption that the cutoff frequency of the module of Fig. 3 (in terms of management předdděličů) is higher than the cutoff frequency of the module of FIG. 1, where the signal at output 3? ou0 is in the form of a pulse train whose number is determined by setting the number ηθ and the input transmission Z_nO.
Vynález bude nyní blíže vysvětlen na příkladu zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, který sestává ze základního modulu univerzálního děliče kmitočtu a z modulu vytvářejícího zlomkový dělicí poměr. Základní modul univerzálního děliče, obr· 2, sestává z programovatelného přědděliče n^j (ng+1 )/1, který je připojen k děliči kmitočtu 10/1, jehož výstupy X«j jsou připojeny ke komparátorů dvou binárních čísel X^<Yp který je připojen svým výstupem k programovatelnému předděliči ngj (n2+1)/1. Ke komparátorů dvou binárních šišel X^< Yj svými výstupy Y^ připojena sčítačka Σ^ se vstupy dat n«|· Výstup děliče kmitočtu 10/1 je svým výstupem připojen k programovatelnému děliči M/1 modulu vytvářejícího zlomkový dělicí poměr. Podle vynálezu je tento programovatelný dělič kmitočtu M/1 připojen svými výstupy Χθ ke komparátorů dvou binárních čísel Χθ^ Υθ , ke kterému je připojena sčítačkaΣθ svými výstupy Υθ. Výstupy této sčítačky jsou připojenyThe invention will now be explained in more detail by way of example of a programmable module for generating a fractional split ratio in a universal frequency divider comprising a basic module of the universal frequency divider and a module producing a fractional split ratio. The basic module of the universal divider, Fig. 2, consists of a programmable divider n ^ j (ng + 1) / 1, which is connected to a 10/1 frequency divider whose outputs X «j are connected to comparators of two binary numbers X ^ <Yp which is connected by its output to the programmable divider ngj (n 2 +1) / 1. The adder se ^ is connected to the comparators of the two binary pins X ^ <Yj with the inputs ^ ^ with data inputs n «| · The output of the 10/1 frequency divider is connected to the programmable divider M / 1 of the module creating the fractional division. According to the invention, this programmable frequency divider M / 1 is connected by its outputs θ to the comparators of two binary numbers Χθ ^ Υθ, to which the adder θ is connected by its outputs Υθ. The outputs of this adder are connected
- 5 231 128 k programovatelnému děliči kmitočtu M/1. Výstupy jak komparátoru dvou binárních čísel Χθ<ΓΥ0 , tak i sčítačky jsou připojeny k součtovému hradlu.- 5 231 128 to a programmable frequency divider M / 1. The outputs of both the comparator of two binary numbers Χθ <ΓΥ 0 and the adders are connected to the summing gate.
Zapojeni programovatelného modulu vytvářejícího zlomkový dělicí poměr podle vynálezu, obr. 3» je následující:The wiring of the programmable fractional partition ratio module according to the invention, Fig. 3, is as follows:
První vstup 111 programovatelného děliče kmitočtu M/1 J je připojen na druhý vstup 32 elektronického přepínače 2· Třetí vstup 33 elektronického přepínače 2 je připojen na výstup 2k-1 součinového hradla 2 a výstup 34 elektronického přepínače 3 je připojen na výstup modulu pro vytvoření zlomkového dělicího poměru. První vstup 31 elektronického přepínače 2 na k-plusprvní vstup 4k-1 blokovacího obvodu J a na první výstup 1k-1 programovatelného děliče kmitočtu M/1 J. První datový vstup 12, druhý datový vstup 13 až k-tý datový vstup 1k+1 programovatelného děliče kmitočtu M/1 J je připojen na první vstup 21. na druhý vstup 22 až na k-tý vstup 2k součinnového hradla 2 a na druhý vstup £2» na třetí vstup 64 až na p-tý vstup 6k+1 úplné sčítačky 6, na jejíž první vstup 61 je připojen vstup pro přenos Druhý výstup 6k+n+1. třetí výstupThe first input 111 of the programmable frequency divider M / 1J is connected to the second input 32 of the electronic switch 2. The third input 33 of the electronic switch 2 is connected to the output 2k-1 of the product gate 2 and the output 34 of the electronic switch 3 is connected to the module output dividing ratio. The first input 31 of the electronic switch 2 to the k-plus first input 4k-1 of the lock circuit J and to the first output 1k-1 of the programmable frequency divider M / 1 J. First data input 12, second data input 13 to the k th data input 1k + 1 a programmable frequency divider M / J 1 is connected to the first inlet 21. on the second input 22 to a k-th input 2k součinnového gate 2 and a second input £ 2 »to the third input 64 to a p-th input 6k + 1 full adders 6, to which the first input 61 is connected to the transmission input, the second output 6k + n + 1. third output
6k-Ha+2 až r-tý výstup 6k+n+p úplné sčítačky 6 je připojen na k-plusprvní vstup 5k+1. na k-plusdruhý vstup 5k+2 až na k-plusentý vstup 5k-tid komparátoru dvou čtyřbitových čísel X<Y 2· £*vní vstup 51. druhý vstup 52 až k-tý vstup komparátoru dvou čtyřbitových čísel X<Y £ je připojen k prvnímu výstupu JJ, k druhému výstupu 42 až ke k-tému výstupu 4k blokovacího obvodu J.6k-Ha + 2 to r-th output 6k + n + p of total adder 6 is connected to the k-plus first input 5k + 1. to k-plus second input 5k + 2 up to k-plus input 5k-tid comparator of two four-bit numbers X <Y 2 · £ * external input 51. second input 52 to k-th comparator input of two four-bit numbers X <Y £ is connected to the first output 11, to the second output 42 to the k-th output 4k of the blocking circuit J.
Druhý vstup 4k+2. třetí vstup 4k+3 až s-tý vstup 4k+n blokovacího obvodu J je připojen k druhému výstupu 1k+2. k třetímu výstupu 1k+3 až k m-tému výstupu JJyax programovatelného děliče M/1 J. Výstup 5k+n+1 komparátoru dvou čtyřbitových čísel 2 je připojen na první vstup 71 součtového hradla 2, jehož výstup je připojen k výstupu pro přenos PQU . Na druhý vstup 72 součtového hradla 2 je připojen první výstup 62 úplné sčítačky 6, na jejíž k-plusprvní vstup 6k+1, k-plusdruhý vstup 6k+2 až k-plusentý vstup 6k+n jsou připojeny datové vstupy Uq.Second input 4k + 2. the third input 4k + 3 to the eighth input 4k + n of the blocking circuit J is connected to the second output 1k + 2. to the third output 1k + 3 up to the mth output JJyax of the programmable divider M / 1 J. Output 5k + n + 1 of the comparator of two four-bit numbers 2 is connected to the first input 71 of the summing gate 2 whose output is connected to the output for transmission P QU . The second input 72 of the total gate 2 is connected to the first output 62 of the total adder 6, to which the k-plus first input 6k + 1, the k-plus second input 6k + 2 to the k-plus input 6k + n are connected data inputs Uq.
231 128231 128
Punkcé modulu pro vytvoření zlomkového dělicího poměru bude dále vysvětlena v zapojení programovatelného děliče kmitočtu podle obr. 2, které vyhovuje BCD kódu za předpokladu, že programovatelný předdělič h| (n+l)/l je nastavitelný pro η^ e 1 až 9, v děliči kmitočtu základního modulu je nastaven dělicí poměr 10 a komparátory dvou binárních čísel X<Y RS^ a RSq se zjednodušily na komparátory dvou čtyřbitových čísel X«j<Y^ a Xq<Yq - viz obr. 2. Dělič kmitočtu 10/1 rozděluje periodu signálu f na deset podperiod, ve kterých je ne děliči kmitočtu typu ngj (ng+1)/1 zařazen dělicí poměr (ng+1) pro n^ podperiod a pro zbytek, to-je (10-n.j) podperiod, je zařazen dělicí poměr ng. Dělicí poměr N základního modulu podle obr. 2 se může vyjádřit ve tvaruThe puncture of the fractional split ratio module will be further explained in the wiring of the programmable frequency divider of Fig. 2, which complies with the BCD code, provided that the programmable divider h | (n + l) / l is adjustable for η ^ e 1 to 9, in the basic module frequency divider 10 is set and the comparators of two binary numbers X <Y RS ^ and RSq have been simplified to comparators of two four-bit numbers X «j < Y ^ and Xq <Yq - see Fig. 2. The frequency divider 10/1 divides the signal period f into ten subperiods in which the frequency divider type ngj (ng + 1) / 1 is assigned the division ratio (ng + 1) for n The subdivision and for the remainder, i.e. the (10-nj) subperiod, the separation ratio ng is included. The partition ratio N of the base module of FIG. 2 can be expressed in the form
N = n^ · (ng + 1) + ( 10 — n^) · ng , který lze jednoduchou úpravou převést na tvarN = n ^ · (ng + 1) + (10 - n ^) · ng, which can be easily converted to form
R = 10 . ng +R = 10. ng +
Z této rovnice je vidět, že základní modul děliče kmitočtu podle obr. 2 představuje programovatelný dělič kmitočtu nastavitelný BCD kódem v rozsahu dělicích poměrů 10 až 99. Pro realizaci čísla n1 v rozsahu celých čísel 0 až 9 je třeba nejvýše devíti podperiod generovaných děličem 10/1, poslední desátá je vždy volná a proto ji lze využít při vytváření nižšího digitu, to je čísla ηθ. V modulu pro vytvoření zlomkového dělicího poměru podle obr. 2 rozděluje programovatelný dělič M/1, podobně jako dělič 10/1 v základním modulu, podperiodu výstupního signálu fQU^ na M podperiod, z nichž v ηθ podperiodách bude navíc v každé desáté podperiodě (při n^ « 9) děliče 10/1 zařazen dělicí poměr ng+1 v předdeliči typu ng$ (ng+1)/1. Je-li n«j 9, není nutné čekat až na desátou podperiodu děliče 10/1. Realizace čísla nn se může vložit do čitací sekvence následující ihned za vytvořením čísla n^. To velmi jednoduše umožňuje sčítačka <.j, obr. 2. V ηθ podperiodách bude na děličích v obr. 2 zařazen dělicí poměrFrom this equation, it can be seen that the basic frequency divider module of Fig. 2 is a programmable frequency divider adjustable by a BCD code within the range of 10 to 99. To realize the number n 1 in the integer range 0 to 9, no more than nine subperiods are generated / 1, the last tenth is always free and therefore can be used to create a lower digit, that is ηθ. In the fractional split ratio module of FIG. 2, the programmable divider M / 1, like the 10/1 divider in the base module, divides the sub-period of the output signal f QU ^ into the M subperiod, of which in ηθ subperiods will be in every tenth subperiod. for n ^ 9 9) divider of 10/1, the division ratio ng + 1 in the divider of the type ng $ (ng + 1) / 1 is included. If n j j 9, it is not necessary to wait for the tenth subperiod of the 10/1 divider. The realization of the number n n can be inserted into the reading sequence immediately after the creation of the number n ^. This can be done very easily by the adder <.j, Fig. 2. In ηθ sub-periods, the dividing ratio in Fig. 2 will be included
A * n1 . (n2 + 1) + (9 - np . ng + ng + 1A * n 1 . (n 2 + 1) + (9 - np. ng + n g + 1)
- 7 231 128 a pro zbytek podperiod, to je (Μ - ηθ) bude zařazen dělicí poměr- 7 231 128 and for the rest of the subperiod, that is (Μ - ηθ) the division ratio will be included
B = n1 · + 1) + (9 - np . η^ + ngB = n 1 · + 1) + (9 - np
Celkový dělicí poměr děliče podle obr. 2 je pak dán vztahem Hfou1 = ”0 ’ A + ~ “0) . B .The overall dividing ratio of the divider according to FIG. 2 is then given by the relation H ( f1 = "0 ' A + ~" 0). (B)
Dosazením za A a B a úpravou nakonec se získá rovnice Hfou1 · ng + Μ · n^ + ηθ ·Substituting for A and B and adjusting it eventually, the equation H is obtained: fou1 · ng + Μ · n ^ + ηθ ·
Položí-li se v této rovnici M = 10, pak dělič podle obr. 2 se může bez problému rozšiřovat o další děliče M/1 a tím libovolně zvětšovat dělicí poměr řízeného děliče. Nastavení dělicího poměru přitom zůstává v BCD kódu. Realizace nedekadického kmitočtového rastru v nejnižší váze je závislá pouze na velikosti dělicího poměru M děliče M/1 např. kmitočtový rastr 25 kHz je nutno volit M » 4» které je nastavováno v doplňku. To umožňuje výhodné předřazení několika stejných předděličů typu 10? (11)/1.If M = 10 is placed in this equation, then the divider according to FIG. 2 can be expanded without any problem by further dividers M / 1, thereby increasing the dividing ratio of the controlled divider freely. The split ratio setting remains in the BCD code. The realization of the non-decadic frequency grid in the lowest weight depends only on the size of the dividing ratio M of the divider M / 1 eg the frequency grid of 25 kHz must be selected M »4» which is set in the supplement. This allows for advantageous upstream shifting of several identical type 10 dividers? (11) / 1.
Úpravou poslední rovnice na tvar Nfou1 = 10.ng+n^+ηθ/Μ) se získá přehlednější výraz k vysvětlení tak zvaného zlomkového dělicího poměru. Za předpokladu, že výstupní signál děliče podle obr. a Je na výstupu^. Mezi kmitočty fQu1 a ίθη2 musí platit vztahs fou2‘ ou1 Sfou1/řNfou2 kde Hfou1 a Nfoug jsou dělicí poměry f’in/fou1 a f’in/fou2 . Pro dělicí poměr ^Tf0U2 «3® možno pak napsat rovnici ^fou2 = Nfoul/M “ 10 * n2 + n1 + * Adjusting the last equation to the form N fou1 = 10.ng + n ^ + ηθ / Μ) gives a clearer expression to explain the so-called fractional division ratio. Assuming that the output signal of the divider of FIG. Between frequencies f Qu1 and ί θη2 there must be a relation f ou2 'ou1 S fou1 / øN fou2 where H fou1 and N fou g are the dividing ratios f'in / f ou1 and f'in / f ou2 . For the dividing ratio ^ T f 0U 2 «3® it is possible to write the equation ^ fou2 = N foul / M “ 10 * n 2 + n 1 + *
Je vidět, že na výstupu fQUg je I/jkrát vyšší kmitočet než na výstupu fou1 a toho se může využít pro zvýšení srovnávacího kmitočtu ve fázovém závěsu. Je nutné si však uvědomit, že při nastavení kmitočtů jež odpovídají ηθ / 0, je signál fOttj> modulován parazitní fázovou modulací, která musí být dodatečně potlačena filtrem smyčky.It can be seen that at the output f QU g there is an I / j times higher frequency than at the output f ou1 and this can be used to increase the reference frequency in the phase lock. However, it should be noted that when setting frequencies corresponding to ηθ / 0, the signal f Ott j> is modulated by parasitic phase modulation, which must be additionally suppressed by the loop filter.
- 8 231 128- 8 231 128
Zapojení programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu v součinnosti se zapojením základhího modulu programovatelného děliče kmitočtu AO 231126 a se zapojením programovatelného předděliče kmitočtu typu n; (n+1)/1 AO 231127· lze sestavit univerzální programovatelný dělič kmitočtu s vícenásobnou zpětnou vazbou.Connection of the programmable module for generating the fractional split ratio in the universal frequency divider in cooperation with the connection of the base module of the programmable frequency divider AO 231126 and the connection of the programmable frequency divider type n; (n + 1) / 1 AO 231127 · universal programmable frequency divider with multiple feedback can be built.
Toto zapojení základního modulu programovatelného děliče kmitočtu podle vynálezu umožňuje předřazení několika programovatelných předděličů typu 10; (11)/1 (data v BCD kódu), nebo typu 16; (17)/1 (data v binárním kódu). Typ programovatelného předděliče je přitom nezávislý na rozdělení digitu s nejnižší váhou, čemuž odpovídá určitý kmitočtový rastr výstupního kmitočtu syntezátoru, čímž se umožňuje velmi jednoduché programování nejnižsího digitu bez zásahu do programování vyšších digitů. Proto lze systém děliče kmitočtu s vícenásobnou zpětnou vazbou považovat za nejmodernější a současně rovněž i nejuniverzálnější v celosvětovém měřítku.This wiring of the base module of the programmable frequency divider according to the invention allows several programmable type 10 splitters to be upstream; (11) / 1 (data in BCD code), or type 16; (17) / 1 (data in binary code). The type of programmable divider is independent of the lowest weight distribution of the digit, which corresponds to a certain frequency grid of the synthesizer output frequency, thus allowing very simple programming of the lowest digits without interfering with the programming of the higher digit. Therefore, the multiple feedback frequency divider system can be considered as the most modern and at the same time the most universal on a global scale.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS829255A CS231128B1 (en) | 1982-12-16 | 1982-12-16 | Programmable module wiring to create a fractional split ratio in a universal frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS829255A CS231128B1 (en) | 1982-12-16 | 1982-12-16 | Programmable module wiring to create a fractional split ratio in a universal frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS925582A1 CS925582A1 (en) | 1984-02-13 |
| CS231128B1 true CS231128B1 (en) | 1984-10-15 |
Family
ID=5443550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS829255A CS231128B1 (en) | 1982-12-16 | 1982-12-16 | Programmable module wiring to create a fractional split ratio in a universal frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS231128B1 (en) |
-
1982
- 1982-12-16 CS CS829255A patent/CS231128B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS925582A1 (en) | 1984-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3818354A (en) | Pulse frequency dividing circuit | |
| US3619583A (en) | Multiple function programmable arrays | |
| US3844379A (en) | Electronic musical instrument with key coding in a key address memory | |
| US3795864A (en) | Methods and apparatus for generating walsh functions | |
| KR900702661A (en) | Frequency synthesizer and method of providing synthesized output frequency | |
| Lempel et al. | High speed generation of maximal length sequences | |
| US3490327A (en) | Multivibrator frequency divider chain for musical instrument employing a master oscillator which is step frequency adjustable and a twin-t vibrato oscillator | |
| US3654558A (en) | Frequency divider circuit for producing a substantially sawtooth wave | |
| US3878749A (en) | Walsh function tone generator and system | |
| US3458240A (en) | Function generator for producing the possible boolean functions of eta independent variables | |
| ES357212A1 (en) | Method of producing tones of an equally tempered scale | |
| US3838355A (en) | Binary coded digital frequency synthesis | |
| KR910015116A (en) | Multistage Modulator 1 / N Divider | |
| US4077010A (en) | Digital pulse doubler with 50 percent duty cycle | |
| US3499090A (en) | Electronic organ frequency dividing system employing division by odd numbers | |
| CS231128B1 (en) | Programmable module wiring to create a fractional split ratio in a universal frequency divider | |
| US3449555A (en) | Parallel binary to binary coded decimal and binary coded decimal to binary converter utilizing cascaded logic blocks | |
| US3532799A (en) | Electronic musical apparatus improved in a musical tone generating circuit | |
| US3538443A (en) | General purpose logic package | |
| KR920017361A (en) | By logical comparison of IC test equipment | |
| US3354403A (en) | Counter step-down frequency synthesizer | |
| US4334194A (en) | Pulse train generator of predetermined pulse rate using feedback shift register | |
| GB1264143A (en) | ||
| US5469485A (en) | Frequency divider | |
| US3862407A (en) | Decimal to binary converter |