CS232447B1

CS232447B1 - Control circuit of processor

Info

Publication number: CS232447B1
Application number: CS835105A
Authority: CS
Inventors: Petr Janda
Original assignee: Petr Janda
Priority date: 1983-07-06
Filing date: 1983-07-06
Publication date: 1985-01-16
Also published as: CS510583A1

Abstract

Ovládání a koordinace činností mikroprogramem řízeného procesoru sestávajícího z několika asynchronně pracujících ěástí. Zapojení koordinuje činnost asynchronně pracujících částí procesoru na základě řídicích signálů z těchto Částí během provádění mikroinstrukce, při spuštění nebo zastavení procesoru vnějšími nebo vnitřními ovládacími signály a při zastavení procesoru v případě poruchy. Ovládání procesoru se provádí pomocí dvou blokovacích signálůControlling and coordinating microprogrammed processor operations consisting of several asynchronously working parts. The wiring co-ordinates the operation of asynchronously operating processor parts based on control signals from these parts during microinstruction execution, when the processor is started or stopped by external or internal control signals, and when the processor is stopped in the event of a failure. The processor is controlled by two interlock signals

Description

(54) Řídicí obvod procesoru(54) Processor control circuit

Ovládání a koordinace činností mikroprogramem řízeného procesoru sestávajícího z několika asynchronně pracujících ěástí.Control and coordination of the activities of a microprogram-controlled processor consisting of several asynchronous parts.

Zapojení koordinuje činnost asynchronně pracujících částí procesoru na základě řídicích signálů z těchto Částí během provádění mikroinstrukce, při spuštění nebo zastavení procesoru vnějšími nebo vnitřními ovládacími signály a při zastavení procesoru v případě poruchy. Ovládání procesoru se provádí pomocí dvou blokovacích signálů.The wiring coordinates the operation of the asynchronously operating parts of the processor based on the control signals from these parts during the execution of the microinstruction, when the processor is started or stopped by external or internal control signals, and when the processor is stopped in case of failure. The processor is controlled by two blocking signals.

232447 2232447 2

Vynález řeší zapojení řídicího obvodu mikroprogramem řízeného procesoru, sestávajícího z několika asynchronně pracujících částí. Asynchronní činnosti koordinuje řídicí obvod prostřednictvím řídicích signálů vytvořených v průběhu mikroinstrukce v řadičích asynchronně pracujících obvodů přípravy instrukce a paměti cache a současně vyhodnocuje podmínky pro spuštěni a zastavení procesoru na základě poruchového signálu nebo na základě vnějších ovládacích signálů.The invention solves the connection of a control circuit by a microprogram-controlled processor consisting of several asynchronously operating parts. The asynchronous operation coordinates the control circuit through control signals generated during the microinstruction in the asynchronously operating instruction preparation and cache memory controllers, while evaluating the conditions for starting and stopping the processor based on the fault signal or external control signals.

Dosavadní známá zapojení řídi asynchronní činnosti řadičů pomocí jediného řídicího signálu případně synchronisují řadiče až po dokončení mikroinstrukce. Reakce na poruchové stavy vzniklá v průběhu mikroinstrukce je pomalá a v některých případech již nelze po zjištěni poruchy mikroinstrukci opakovat.The prior art connections control the asynchronous operation of the controllers by means of a single control signal, eventually synchronizing the controllers only after the microinstruction has been completed. The response to a failure condition occurring during a microinstruction is slow and in some cases it is not possible to repeat the microinstruction after a failure has been detected.

Uvedené nevýhody známých zapojení odstraňuje řešení podle vynálezu, jehož podstatou je, že na nastavovací vstup paměti spuštěni je připojen výstup součtového obvodu startu, jenž má vstup vnějších ovládacích signálů míkrostartu a na nulovací vstup paměti spuštění je připojen výstup nulovacího obvodu, na jehož první vstup je připojen výstup druhé paměti řídicích signálů a na jeho druhý vstup je připojen výstup paměti mezimodulového styku a má dále třetí vstup prvního řídicího signálu a na jeho čtvrtý vstup je připojen výstup paměti mikrostopu, na jeho pátý vstup je připojen výstup hradla blokování poruchy, přičemž vstup hradla blokování poruchy je pro signál poruchy procesoru a na jeho druhý vstup je připojen výstup paměti blokování poruchy, přitom vstup paměti je vstupem vnějšího signálu nastavení paměti, dále vstup paměti mikrostopu je vstupem vnějších a vnitřních ovládacích signálů, vstup paměti mezimodulového styku je určen pro řídicí signál mezimodulového styku a vstup druhé paměti řídicích signálů je určen pro druhý řídicí signál, dále první pemět řídicích signálů má vstup prvního řídicího signálu a její výstup je připojen na první vstup prvního výstupního součtového obvodu, na jehož druhý vstup je připojen výstup paměti spuštění a na jeho třetí vstup je připojen výstup druhé paměti řídicích signálů a na jehož čtvrtý vstup Je připojen výstup paměti mezimodulového styku, jeho pátý vstupuje pro vnější blokovací signál a dále má výstup signálu blokováni činnosti procesoru, přičemž první vstup druhého výstupního součtového obvodu obsahuje vnější blokovací signál a jeho druhý vstup je spojen s výstupem paměti mezimodulového styku a na jeho třetí vstup je připojen výstup druhé paměti řídicích signálů a má čtvrtý vstup prvního řídicího signálu a jeho pátý vstup je spojen s výstupem paměti spuštění a jeho šestý vstup je spojen s výstupem hradla blokování poruchy, zatímco jeho výstup je pro signál blokování výměny mikroinstrukce.The above-mentioned disadvantages of the known circuits are eliminated by the solution according to the invention, which consists in that the start-up memory setting input is connected to the summing start circuit output having the external control signal input and the reset-memory input is connected to the reset circuit output. the second control signal memory output is connected and its intermodule interface memory output is connected to its second input and has a third input of the first control signal and a microstrip memory output is connected to its fourth input and a fault blocking gate output is connected to its fifth input Fault blocking is for the processor fault signal and its second input is connected to the fault block memory output, while the memory input is the external memory setting signal input, the microstop memory input is the external and internal control signals input , the module-to-module memory input is for the module-to-module control signal, and the second control signal memory input is for the second control signal, the first control signal memory has a first control signal input, and its output is connected to the first input of the first output total circuit. the second input is connected to the output of the start memory and to its third input is connected to the output of the second control signal memory and to the fourth input is connected to the output of the intermodule memory, its fifth input for the external interlock signal; the second output sum circuit comprises an external blocking signal and its second input is coupled to the intermodule memory memory output and its third input is connected to the output of the second control signal memory and has a fourth input of the first control signal and is its fifth input is coupled to the start memory output and its sixth input is coupled to the fault blocking gate output while its output is for the microinstruction replacement lockout signal.

Zapojeni.podle vynálezu má proti známým zapojením tyto výhody:Wiring according to the invention has the following advantages over known wiring:

Pomocí řídicích signálů z řadičů asynchronně pracujících částí procesoru sleduje stav těchto obvodů vzhledem k různým fázím zpracování mikroinstrukce tak, že v případě poruchy v některé čésti procesoru lze s minimálním zpožděním zastavit činnost procesoru ještě před uložením výsledků mikroinstrukce do výsledkových registrů a před výměnou mikroinstrukce a tím vytvořit podmínky pro opakování mikroinstrukce. Uvedené zapojení kromě toho koordinuje funkce asynchronně pracujících částí při spouštění a zastavování procesoru na základě vnějších a vnitřních ovládacích signálů.Using control signals from asynchronously operating parts of the processor, it monitors the state of these circuits with respect to different stages of microinstruction processing so that in case of a failure in any part of the processor, the processor can be stopped to create conditions for repeating the microinstruction. In addition, the arrangement coordinates the functions of the asynchronously operating parts when starting and stopping the processor based on external and internal control signals.

Zapojení podle vynálezu je schematicky znázorněno na připojeném výkresu.The circuit according to the invention is shown schematically in the attached drawing.

Na nastavovací vstup paměti £ spuštění je připojen výstup 21 součtového obvodu 2 startu, jenž mé vstup 22 vnějších ovládacích signálů míkrostartu a na nulovací vstup paměti £ spuštění je připojen výstup 31 nulovacího obvodu £, na jehož první vstup je připojen výstup 71 druhé paměti £ řídicích signálů a na jeho druhý vstup je připojen výstup 81 paměti 8 mezimodulového styku a jenž má třetí vstup 32 prvního řídicího signálu a na jehož čtvrtý vstup je připojen výstup 91 paměti £ mikrostopu, na jeho pátý vstup je připojen výstup 111 hradla 11 blokování poruchy, přičemž hradlo 11 má vstup signálu porucha procesoru a na jeho druhý vstup je připojen výstup 101 paměti 10 blokování poruchy, při tom pemět 10. obsahuje vstup 102 vnějšího signálu nastavení paměti, pamět £ mikrostopu má vstup 92 vnějších a vnitřních ovládacích signálů, vstup 82 paměti 8 mezimodulového styku obsahuje řídicí signál mezimodu3 lového styku a druhé parnšl 2 řídicích signálů má vstup 72 druhého řídicího signálu, dále první paměí 6 řídicích signálů má vstup 62 prvního řídicího signálu a její výstup 61 je připojen na první vstup prvního výstupního součtového obvodu 4» ^na jehož druhý vstup je připojen výstup 110 paměti i spuštění a na jeho třetí vstup je připojen výstup 71 druhé paměti 2 řídicích signálů a na jehož čtvrtý vstup je připojen výstup 81 paměti 8 mezimodulového styku, a dále má pátý vstup vnějšího blokovacího signálu a jeho výstup 41 obsahuje signál blokování činnosti procesoru. Na první vstup 52 druhého výstupního součtového obvodu g je vstupem vnějšího blokovacího signálu a jeho druhý vstup je spojen s výstupem 81 paměti 8 mezimodulového styku a na jeho třetí vstup je připojen výstup 71 druhé paměti 2 řídicích signálů a má čtvrtý vstup prvního řídicího signálu a jeho pátý vstup je spojen s výstupem 110 paměti 2 spuštění a jeho šestý vstup je spojen s výstupem 111 hradla 11 blokování poruchy, který má výstup 51 signálu blokování výměny mikroinstrukce.To the start input of the start memory 6 is connected the output 21 of the summation of the start circuit 2, which is connected to my input 22 of the external control signals of the mid-start and to the reset input of the start memory. and its second input is connected to the output 81 of the intermodule memory 8 and has a third input 32 of the first pilot signal and to the fourth input the output 91 of the microstrip memory 8 is connected to its fifth input. the gate 11 has a processor fault signal input and its second input is connected to an output 101 of the fault blocking memory 10, the memory 10 having an input 102 of an external memory setting signal, a microstrip memory 8 having an input 92 external and internal control signals the intermodular interface contains a control signal l mezimodu3 of the destination contact and the second parnšl two control signals having an input 72 of the second control signal, then the first memory 6 of the control signal has an input 62 of the first control signal and its output 61 is connected to a first input of the output adder circuit 4 ^»whose second input is connected the output 110 of the start-up memory and its third input connected to the output 71 of the second control signal memory 2 and to the fourth input connected to the output 81 of the intermodule memory 8, and further has a fifth external interlock signal input; . The first input 52 of the second output sum circuit g is an external interlock signal input and its second input is coupled to the output 81 of the intermodule memory 8 and its third input is connected to the output 71 of the second control signal memory 2 and has a fourth input of the first control signal and its the fifth input is coupled to the output 110 of the start memory 2 and its sixth input is coupled to the output 111 of the fault blocking gate 11, which has the output 51 of the microinstruction replacement lockout signal.

Paměí 2 spuštění se nastavuje vnějšími ovládacími signály přes součtový obvod 2 startu. Její nulování zajlšíuje nulovací obvod J pokud je nastavena paměí 2 mikrostopu vnějšími nebo vnitřními ovládacími signály nebo signálem porucha procesoru. Signál porucha procesoru, pokud není požadován režim potlačení poruchy prostřednictvím paměti 10 blokování poruchy, nuluje pamět 2 spuštění vždy, zatímco ovládací signály se uplatní po nastavení paměti 2 mikrostopu jen tehdy, není-li přítomna některá z podmínek blokování, to je buá první řídicí signál z obvodů přípravy instrukce, případně z paměti cache, nebo výstup paměti 2 druhého řídicího signálu z obvodů paměti cache nebo výstup paměti 8 mezimodulového styku.The start memory 2 is set by external control signals via the summing circuit 2 of the start. Resetting is provided by the reset circuit J when it is set by the micro-trace memory 2 by external or internal control signals or a processor failure signal. The processor fault signal, if a fault suppression mode is not required by the fault block memory 10, always clears the start memory 2, while the control signals are only applied after the 2-track memory is set only if one of the blocking conditions is present. from the instruction preparation circuit, optionally from the cache, or the output 2 of the second pilot signal from the cache circuits, or the output 8 of the intermodule interface memory.

V opačném případě zůstane pamět 2 spuštění nastavena až do vymizení podmínky blokování. Současně se uplatňují první řídicí signál spolu s výstupy paměti 2> 8 a výstupem paměti 2 spuštění a dále se signálem porucha procesoru a vnějším blokováním ve druhém výstupním součtovém obvodu 2, jehož výstup 51 blokuje uložení výsledků a výměnu mikroinstrukce a současně výstupy pamětí řídicích signálů 6, 2> 8 spolu s výstupem paměti 2 spuštění a signálem vnějšího blokování se uplatní v prvním výstupním součtovém obvodu, jehož výstup blokuje činnoet ostatních obvodů procesoru.Otherwise, the start memory 2 remains set until the blocking condition disappears. Simultaneously, the first control signal is applied together with the memory outputs 2 > 8 and the start memory 2 and the processor fault signal and external interlock in the second output total circuit 2 whose output 51 blocks the storage of results and microinstruction exchange and the control signal memory outputs 6. 2> 8, together with the output of the start memory 2 and the external interlock signal, are applied to the first output total circuit whose output blocks the number of other processor circuits.

Zapojení podle vynálezu lze s výhodou použít v procesorech číslicových počítačů.The circuitry according to the invention can advantageously be used in digital computer processors.

PŘEDMĚT. VYNÁLEZUSUBJECT. OF THE INVENTION

Claims

Processor control circuit, characterized in that an output (21) of the start summation circuit (2) having an input (22) of the external microstart control signals and a reset memory input (1) is connected to the start memory input (1). an output (31) of the neutralizer circuit (3), the first input of which is the output (71) of the second control signal memory (7) and its second input is connected to the output (81) of the intermodule memory (8); 32) of a first pilot signal and a fourth input (91) of a microstrip memory (9) is connected to its fourth input, its fifth input is connected to an output (111) of the fault blocking gate (11); a processor failure signal is said to be connected to its second input, and an output (101) of the memory block (10) is connected, the input (102) of the memory (10) being the external memory setting signal input, the ceiling is the input of the external and internal control signals, the input (82) of the intermodule interface memory (8) is for the intermodule control signal and the input (72) of the second control signal memory (7) is for the second control signal, 6) the control signals have an input (62) of the first control signal and its output (61) is connected to the first input of the first output sum circuit (4), to the second input of which the output (110) of the start memory (1) is connected; the input is connected to an output (71) of the second control signal memory (7) and to the fourth input of which the output (81) of the intermodule memory (8) is connected, its fifth input is for an external interlock signal and a processor, wherein the first input (52) of the second output sum circuit (5) comprises an external blocking signal and its second input is coupled to the output (81) of the memory limit (8) and the third input is connected to the output (71) of the second control signal memory (7) and has a fourth input of the first control signal and its fifth input is coupled to the output (110) of the start memory (1) and its sixth input is connected to a fault blocking gate output (111), while its output (51) is for a microinstruction replacement lockout signal.

1 drawing