CS236527B1

CS236527B1 - Test system synchronization device

Info

Publication number: CS236527B1
Application number: CS836045A
Authority: CS
Inventors: Karel Dykast; Miroslav Pechoucek; Josef Remek
Original assignee: Karel Dykast; Miroslav Pechoucek; Josef Remek
Priority date: 1983-08-18
Filing date: 1983-08-18
Publication date: 1985-05-15
Also published as: CS604583A1

Abstract

Vynález řeší problém spolehlivé synchronizace se stálou časovou přesností mezi testovanou deskou s vyjmutým mikroprocesorem, ale osazenou generátorem taktovacích impulsů a mezi testovacím zařízením. Podstata vynálezu spočívá v tom, že vnitřní časoměrný oscilátor testovacího zařízení je dolačovén pomocí fázového závěsu tak, aby mezi vnějšími taktovacími impulsy a mezi vhodně vydělenými impulsy časoměrného oscilátoru byl co nejmenší fázový rozdíl. Vydělenými impulsy se synchronizuje vnější spouštěcí signál z řídícího počítače a takto spuštěný generátor stimulů pak generuje impulsy, jejichž hrany nají přesné a stálé časové nastavení vzhledem k vnějším taktovacím impulsům. Vynález je určen zejména pro testovací zařízení, které zkouší desky osazené_ mikroprocesorovými obvody nebo jinými číslicovými obvody dynamického typu.The invention solves the problem of reliable synchronization with constant time accuracy between the board under test with the microprocessor removed, but equipped with a clock pulse generator, and the test device. The essence of the invention lies in the fact that the internal timing oscillator of the test device is adjusted using a phase lock so that there is the smallest possible phase difference between the external timing pulses and the suitably divided pulses of the timing oscillator. The divided pulses synchronize the external trigger signal from the control computer and the stimulus generator thus started then generates pulses whose edges have a precise and constant time setting with respect to the external timing pulses. The invention is intended in particular for test devices that test boards equipped with microprocessor circuits or other digital circuits of a dynamic type.

Description

(54) Synchronizační zařízení testovacího systému(54) Test system synchronization device

Vynález řeší problém spolehlivé synchronizace se stálou časovou přesností mezi testovanou deskou s vyjmutým mikroprocesorem, ale osazenou generátorem taktovacích impulsů a mezi testovacím zařízením.The invention solves the problem of reliable synchronization with constant time accuracy between the test board with the microprocessor removed but fitted with a clock pulse generator and between the test device.

Podstata vynálezu spočívá v tom, že vnitřní časoměrný oscilátor testovacího zařízení je dolačovén pomocí fázového závěsu tak, aby mezi vnějšími taktovacími impulsy a mezi vhodně vydělenými impulsy časoměrného oscilátoru byl co nejmenší fázový rozdíl. Vydělenými impulsy se synchronizuje vnější spouštěcí signál z řídícího počítače a takto spuštěný generátor stimulů pak generuje impulsy, jejichž hrany nají přesné a stálé časové nastavení vzhledem k vnějším taktovacím impulsům.The essence of the invention is that the internal timing oscillator of the test device is pressed by means of a phase lock so that there is as little phase difference between the external clock pulses and the suitably divided timing oscillator pulses. By dividing the pulses, the external trigger signal is synchronized from the control computer, and the stimulus generator thus triggered generates pulses whose edges find a precise and constant timing with respect to the external clock pulses.

Vynález je určen zejména pro testovací zařízení, které zkouší desky osazené_ mikroprocesorovými obvody nebo jinými číslicovými obvody dynamického typu.In particular, the invention is directed to a test device which tests boards equipped with microprocessor circuits or other digital circuits of a dynamic type.

Vynález řeší problém spolehlivé synchronizace mezi testovacím systémem, který je vybaven zdrojem časoměrných impulsů a mezi testovaným celkem, který může obsahovat vlastní generátor taktovacích impulsů nezávislý na testovacím systému.The invention solves the problem of reliable synchronization between a test system which is equipped with a timing pulse source and between the test unit which may comprise its own clock system independent of the test system.

Obsahuje-li testovaný celek, například zkoušená deska mikroprocesor, jsou ostatní obvody umístěné na desce z převážné části přístupné přes tento mikroprocesor. Přes konektor takové desky je vhodné kontrolovat pouze výsledky autonomního testu, jehož provádění řídí mikroprocesor. Pro lokalizaci poruchy na desce je však nutné mikroprocesor ze zkoušené desky vyjmout a na místa jeho vývodů na desce připojit testovací zařízení. Při tomto postupu zůstává například u mikroprocesoru 8080 jeho generátor taktovacích impulsů na zkoušené desce v činnosti. Pro možnost dynamického testování zbývajících obvodů na desce s vyjmutým mikroprocesorem a pro zjednodušení zápisu testovacích dat je žádoucí, aby v jednom kroku testu testovací zařízení zadalo stimuly a přijalo odezvy ve shodných časech, jako je tomu ve strojním cyklu vyjmutého mikroprocesoru. Nezadávají se tedy žédné instrukce a správné odezva zkoušené desky je zapsána v testu. Takovéto uspořádání testovacího zařízení je jednoduché a značně usnadňuje detekci a lokalizaci poruchy i tvorbu a zápis testovací posloupnosti.If the test unit, such as the board under test, contains a microprocessor, the other circuits located on the board are largely accessible through the microprocessor. It is advisable to check only the results of an autonomous test controlled by the microprocessor through the connector of such a board. However, to locate a fault on the board, it is necessary to remove the microprocessor from the board under test and to connect the test equipment to the places of its outlets on the board. For example, in the 8080 microprocessor, its clock pulse generator remains on the board under test. In order to dynamically test the remaining circuitry on the microprocessor-extracted board and to simplify the writing of test data, it is desirable that the test device enter stimuli and receive responses at the same times as in the machine cycle of the removed microprocessor in one test step. Therefore, no instructions are given and the correct response of the test plate is recorded in the test. Such an arrangement of the test device is simple and greatly facilitates the detection and location of the fault as well as the creation and writing of the test sequence.

Ke správnému dynamickému testování obvodů desky je však nezbytné, aby testovací zařízení zadávalo stimuly synchronně a v předepsaném časovém vztahu k volně běžícímu generátoru taktovacích impulsů na zkoušené desce. Je-li testovací zařízení vybaveno pamětí pouze jednoho kroku testu, provádí se další krok testu až po dodání nových testovacích daty například z řídícího počítače a mezi jednotlivými kroky testu tak proběhne neznámý počet period generátoru taktovacích impulsů.However, for proper dynamic circuit board testing, it is essential that the test device enter the pulses synchronously and in a prescribed time relationship to the freely running clock pulse generator on the board under test. If the test device is equipped with only one test step memory, the next test step is performed after the new test data has been delivered, for example, from the control computer, and an unknown number of clocks of the pulse generator is performed between the test steps.

Vzniká tedy problém spolehlivé synchronizace a nafázovéní testovacího zařízení na generátor taktovacích impulsů zkoušené desky a to s přesností řádově jednotek ns. Tuto přesnost je nutné udržet po dobu nejméně tří taktů a v případě, že zkoušené deska obsahuje například obvod programovatelného komunikačního styku (USART) po dobu až několika stovek taktů.Thus, there is a problem of reliable synchronization and phasing of the testing device to the clock pulse generator of the tested board with accuracy of the order of ns units. This accuracy must be maintained for at least three bars and, if the board under test contains, for example, a programmable communications circuit (USART) for up to several hundred bars.

Dosud známý způsob řešení uvedéného problému používá časoměrný oscilátor, který je spouštěn startovacím povelem z řídícího počítače. Tento povel je veden do vstupního synohronizátoru řízeného taktovacími impulsy ze zkoušené desky a takto zasynchronizovaným signálem se spouští časoměrný oscilátor. Nevýhodou tohoto řešení je, že spuštěný časoměrný oscilátor pracuje s kmitočtem, který je nezávislý na kmitočtu generátoru taktovacích impulsů a není tedy s ním koherentní. To vede k časové nepřesnosti naprogramovaných stimulů, vzhledem k taktům zkoušené desky, která je tím větší, čím větší je délka těchto stimulů i délka taktů.The hitherto known method of solving said problem uses a timing oscillator which is triggered by a start command from the control computer. This command is led to the input synohronizer controlled by the clock pulses from the board under test and thus synchronized signal triggers the timing oscillator. A disadvantage of this solution is that the triggered timing oscillator operates at a frequency that is independent of the frequency of the pulse generator and is therefore not coherent with it. This leads to a time inaccuracy of the programmed pulses, due to the beats of the board under test, which is the greater the length of the pulses and the length of the beats.

Další nevýhodou uvedeného řešení je mrtvá oblast daná dopravním zpožděním mezi zasynchronizovaným startovacím povelem a mezi výstupem stimulů, která je rovna řádově několika stům ns. Tuto oblast lze odstranit naprogramováním přídavného zpoždění posunujícího výstup stimulů do blízkosti počátku následujícího taktu. Jelikož však nejmenší programovatelná hodnota je rovna periodě časoměrného oscilátoru například 20 ns, lze toto časové posunuti provést jedině se značnou nepřesností rovnou polovině této periody.A further disadvantage of said solution is the dead area due to the traffic delay between the synchronized start command and the stimulus output, which is of the order of several hundred ns. This area can be removed by programming an additional delay to shift the stimulus output close to the beginning of the next measure. However, since the smallest programmable value is equal to a timing oscillator period of, for example, 20 ns, this time offset can only be performed with a considerable inaccuracy equal to half this period.

Blíže není znám žádný jiný způsob lepšího řešeni uvedeného problému, který by zajistil spolehlivou a dostatečně přesnou synchronizaci mezi testovacím zařízením a testovaným celkem.Further, no other way of better solving the problem is known which would provide a reliable and sufficiently accurate synchronization between the test device and the test unit.

Tento problém řeší a nevýhody známého způsobu odstraňuje synchronizační zařízení testovacího systému podle vynálezu, nebol zajiěluje potřebnou koherenci mezi časoměrným oscilátorem testovacího zařízení a mezi generátorem taktovacích-impulsů testovaného celku a to s přesností, která je nezávislá na délce programovaných stimulů.This problem is solved and the disadvantages of the known method are eliminated by the synchronization device of the test system according to the invention, since it does not provide the necessary coherence between the timing oscillator of the test device and the clock-pulse generator of the test unit with accuracy.

Jeho podstata spočívá v tom, že výstupní svorka programovatelného děliče je připojena k první vstupní svorce fázového detektoru a k taktovací svorce vstupního synchronizátoru, jehož hodinová svorka je spojena s hodinovou svorkou programovatelného děliče a jehož výstupní svorka je spojena s hodinovou svorkou generátoru stimulů, jehož alespoň jedna výstupní svorka je připojena k odpovídající vstupní svorce zkoušeče funkce, jehož alespoň jedna výstupní svorka je připojena k odpovídající vstupní svorce testovaného celku, jehož alespoň jedna výstupní svorka je připojena k odpovídající vstupní svorce zkoušeče funkce, přičemž taktovací svorka testovaného celku je připojena ke druhé vstupní svorce fázového detektoru, jehož výstupní svorka je připojena k ovládací svorce napěťově řízeného oscilátoru.It consists in that the output terminal of the programmable divider is connected to the first input terminal of the phase detector and to the clock terminal of the input synchronizer whose clock terminal is connected to the clock terminal of the programmable divider and whose output terminal is connected to the clock terminal of the stimulus generator. the output terminal is connected to a corresponding function test input input terminal, wherein at least one output terminal is connected to a corresponding test unit input terminal, at least one output terminal is connected to a corresponding function test input terminal, the test unit clock terminal is connected to the other input terminal a phase detector whose output terminal is connected to the control terminal of a voltage-controlled oscillator.

Synchronizační zařízení testovacího systému podle vynálezu je znázorněno na připojeném výkrese.The synchronization device of the test system according to the invention is shown in the attached drawing.

Synchronizační zařízení s testovacím systémem obsahuje generátor 2 stimulů, jehož výstupní svorky 11. 12 jsou připojeny ke vstupním svorkám 91. 92 zkoušeče 2 funkce. Jeho výstupní svorky 23, 94 jsou připojeny ke vstupním svorkám 21. 22 testovaného celku 2.The test system synchronization device comprises a stimulus generator 2 whose output terminals 11, 12 are connected to the input terminals 91, 92 of the function tester 2. Its output terminals 23, 94 are connected to the input terminals 21, 22 of the test unit 2.

Jeho výstupní svorky 23. 24 jsou naopak připojeny ke vstupním svorkám 95. 96 zkoušeče 2 funkce. Taktovací svorka 20 testovaného celku 2 je připojena ke vstupní svorce 32 fázového detektoru 3, jehož výstupní svorka 33 je spojena s ovládací svorkou 50 napěťového řízeného oscilátoru 2·Its output terminals 23, 24, in turn, are connected to the input terminals 95, 96 of the function tester 2. The clock terminal 20 of the test unit 2 is connected to the input terminal 32 of the phase detector 3, whose output terminal 33 is connected to the control terminal 50 of the voltage controlled oscillator 2.

Jeho výstupní svorka 51 je spojena se vstupní svorkou 81 přepínače 8, jehož druhé vstupní svorka 82 je spojena s výstupní svorkou 70 přídavného oscilátoru J. Výstupní svorka 83 přepínače 8 je připojena k hodinové svorce 63 programovatelného děliče 6 ak k hodinové svorce 43 vstupního synchronizátoru 2· Výstupní svorka 60 programovatelného děliče 6 je spojena s taktovací svorkou 44 vstupního synchronizátoru 4 a se vstupní svorkou 31 fázového detektoru 2· Výstupní svorka 42 vstupního synchronizátoru 2 je spojena s hodinovou svorkou 15 generátoru 2 stimulů. Nastavovací svorky 62, 62 programovatelného děliče 6, startovací svorka 41 vstupního synchronizátoru 4, nastavovací svorky 16. 12 generátoru 2 stimulů a ovládací svorky 22, 98 zkoušeče 2 funkce jsou připojeny k příslušným výstupním svorkám neznázorněného řídicího počítače.Its output terminal 51 is connected to the input terminal 81 of the switch 8, whose second input terminal 82 is connected to the output terminal 70 of the auxiliary oscillator J. The output terminal 83 of the switch 8 is connected to the clock terminal 63 of the programmable divider 6 and to the clock terminal 43 The output terminal 60 of the programmable divider 6 is connected to the clock terminal 44 of the input synchronizer 4 and the input terminal 31 of the phase detector 2. The output terminal 42 of the input synchronizer 2 is connected to the clock terminal 15 of the stimulus generator 2. The setting terminals 62, 62 of the programmable divider 6, the start terminal 41 of the input synchronizer 4, the setting terminals 16, 12 of the stimulus generator 2 and the control terminals 22, 98 of the function tester 2 are connected to the respective output terminals of the control computer.

Fázový detektor 2 d^e zapojen známým způsobem se dvěma B-klopnými obvody 24, 35 a s výstupním filtračním členem. Má tu vlastnost, že při fázovém rozdílu v rozsahu jedné periody je napětí na jeho výstupní svorce 33 přímo úměrné tomuto rozdílu, zatímco při fázovém rozdílu přesáhnuvším jednu periodu se již toto napětí více nemění. Tím je zajištěno, že i při velkém kmitočtovém rozdílu mezi signály na vstupních svorkách fázového detektoru dojde k automatickému zasynchronizovéní celého fázového závěsu a to bez ohledu na šířku pásma použitého filtračního členu.The phase detector 2 d ^e is connected in known manner with the two B-flip-flops 24, 35 and output filter means. It has the property that with a phase difference in the range of one period, the voltage at its output terminal 33 is directly proportional to this difference, while with a phase difference exceeding one period, this voltage no longer changes. This ensures that even with a large frequency difference between the signals at the input terminals of the phase detector, the entire phase lock is automatically synchronized regardless of the bandwidth of the filter element used.

Vstupní synchronizétor 4 obsahuje známou dvojici například D-klopných obvodů AŽ, AŽ, jejichž spojené hodinové svorky tvoří taktovací svorku 44 vstupního synchronizátoru A· Výstupní svorky D-klopného obvodu 46 jsou připojeny ke vstupním svorkám JK-klopného obvodu 47. jehož hodinová svorka je spojena s první ystupní svorkou negačního součinového hradla 48 a tvoři hodinovou svorku vstupního synchronizátoru A· Jeho výstupní svorku 42 pak tvoří výstupní svorka negačního součinového hradla 48. Vstupní synchronizétor A zajišťuje, že startovací signál z řídicího počítače přivedený na startovací svorku 41 je dvojicí D-klopných obvodů AŽ, 46 nejprve zasynchronizován se signálem na výstupní svorce 60 programovatelného děliče 6, který má pevný fázový vztah vzhledem k impulsům na výstupní svorce 51 časoměrného oscilátoru 2·The input synchronizer 4 comprises a known pair of, for example, D-flip-flops AZ, whose connected clock terminals form the clock terminal 44 of the input synchronizer A. The output terminals of the D-flip-flop 46 are connected to the input terminals JK of the flip-flop 47. · the output terminal 42 is then the output terminal of the negative product gate 48. The input synchronizer A ensures that the start signal from the control computer connected to the start terminal 41 is a pair of D-flip-flops. circuits AŽ, 46 first synchronized with the signal at the output terminal 60 of the programmable divider 6, which has a fixed phase relation to the pulses at the output terminal 51 of the timing oscillator 2 ·

Jeho zpoždění vzhledem k nim pak upravuje JK-klopný obvod 47 tak, aby i první hodinový impuls prošlý na výstupní svorku negačního součinového hradla 48 byl neporušený.Its delay relative to them then adjusts the JK-flip-flop 47 so that even the first clock pulse passed to the output terminal of the negatives product gate 48 is intact.

Celé zapojení na výkrese pracuje ve dvou režimech podle polohy přepínače 8. Jestliže testovaný celek 2 generuje na své taktovací svorce 20 taktovací impulsy, jak je tomu například u zkouSených desek s obvody mikroprocesorového typu, je přepínač 8 připojen na výstupní svorku ££ napělově řízeného oscilátoru £. Střední opakovači perioda tohoto oscilátoru je zvolena tak, aby byla stejná jako u přídavného oscilátoru £ a s ohledem na programovatelný dělič 6 a na generátor £ stimulů například rovné 20 ns. Programovatelný dělič £ je řídicím počítačem naprogramován na takový dělicí poměr n, aby rozdíl mezi n-násobkem časomšmé opakovači periody například 20 ns a mezi opakovači periodou taktovaclch impulsů testovaného celku 2 byl co nejmenší. Fázový detektor pak známým způsobem doladí svým výstupním napětím napělově řízený časoměrný oscilátor £ na takovou opakovači periodu, že fázový rozdíl mezi taktovacími impulsy na svorce 20 testovaného celku 2 a mezi výstupními impulsy na výstupní svorce 60 programovatelného děliče 6 je minimální, určený v podstatě vlastnostmi zpětnovazební smyčky fázového závěsu. Tím je dosaženo spolehlivé synchronizace celého testovacího systému na testovaný celek.The whole wiring in the drawing operates in two modes according to the position of the switch 8. If the test unit 2 generates clock pulses at its clock terminal 20, as is the case with the microprocessor-type circuit boards under test, the switch 8 is connected to the output terminal 8 of the voltage controlled oscillator. £. The middle repetition period of this oscillator is chosen to be the same as that of the additional oscillator 6 and with respect to the programmable divider 6 and the stimulus generator 6, for example equal to 20 ns. The programmable divider 6 is programmed by the control computer to a split ratio n such that the difference between the n-fold of the timing repetition period of, for example, 20 ns and the repetition period of the clock pulses of test unit 2 is as small as possible. The phase detector then fine-tunes its voltage-controlled timing oscillator 6 to a repeating period in a known manner such that the phase difference between the clock pulses at terminal 20 of the test unit 2 and the output pulses at output terminal 60 of programmable divider 6 is minimal. phase locked loop. This ensures reliable synchronization of the entire test system to the test unit.

Přesnost Časového nestaveni stimulů na výstupu generátoru £ stimulů a tím i na výstupních svorkách 93. 94 zkoušeče £ funkce je stélé s je nezávislá na době trvání naprogramovaných stimulů. To umožňuje programovat tyto stimuly vzhledem ke hranám taktovacich iripulsů na výstupní svorce 20 testovaného celku 2 a zápis časových posloupností stimulů provést invariantně ke skutečné opakovači periodě těchto impulsů.The timing accuracy of the pulses at the output of the stimulus generator 6 and hence at the output terminals 93. The function tester 94 is 100 s independent of the duration of the programmed pulses. This makes it possible to program these pulses relative to the edges of the clock pulses at the output terminal 20 of the test unit 2 and to write the timing sequences of pulses invariant to the actual repetition period of these pulses.

Ve druhém režimu pracuje celé zapojeni na obrázku 1 tehdy, jestliže testovaný celek 2 neobsahuje generátor taktovacich impulsů, například jestliže je ze zkoušené desky vyjmut mikroprocesor typu 8086 s vestavěným generátorem taktovacich impulsů, je-li deska osazena obvody statického typu nebo je-li z ní po dobu testování vyjmut i generátor taktovacich impulsů. V tom případě je přepínač 8 připojen na výstupní svorku 70 přídavného oscilátoru £ a zpětnovazební smyčka fázového závěsu je rozpojena. Generátor £ stimulů se vstupním synchronizátorem £ a zkoušečem £ funkce pracuje stejným způsobem jako v předešlém případě, rozdíl je pouze v tom, že časoměmé opakovači perioda například 20 ns je přesně nastavena například krystalem v přídavném oscilátoru £. Zkoušeč £ funkce opět přejímá stimuly z generátoru £ stimulů a v souhlase s programem neznázorněného řídicího počítače je vysílá do testovaného celku 2j odezva naopak přijímá a vyhodnocuje.In the second mode, the whole wiring works in Figure 1 if the test unit 2 does not contain a clock pulse generator, for example, if the 8086 microprocessor with built-in clock pulse generator is removed from the board under test, pulse generator is also removed during testing. In this case, the switch 8 is connected to the output terminal 70 of the auxiliary oscillator 8 and the phase locked feedback loop is open. The stimulus generator 6 with the input synchronizer 6 and the function tester 6 operates in the same manner as in the previous case, the only difference being that the time-repeating period of e.g. 20 ns is precisely adjusted, for example, by the crystal in the additional oscillator 6. The function tester 6 again receives the stimuli from the stimulus generator 6 and, in accordance with the program of the control computer (not shown), sends them to the test unit 2j and receives and evaluates the response.

V uvedeném druhém režimu činnost je také možno využít programovatelný dělič 6 tak, že jeho výstupní svorka 60 je připojena k taktovací svorce 20 testovaného celku 2 a tím. případně nahrazuje jeho generátor taktovacich impulsů.In said second mode of operation, the programmable divider 6 may also be utilized so that its output terminal 60 is connected to the clock terminal 20 of the test unit 2 and thereby. eventually replaces its clock pulse generator.

Časování celého testovacího zařízeni je tedy řízené buS vnitřním časoměrným oscilátorem nebo vnějším generátorem taktovacich impulsů, umístěným například na testované desce. Časovou nepřesnost synchronizačního systému podle vynálezu lze ilustrovat na časoměrné opalovací periodě například 20 ns.Thus, the timing of the entire test device is controlled by either an internal timing oscillator or an external clock pulse generator, located, for example, on the test board. The time inaccuracy of the synchronization system according to the invention can be illustrated on a timing tanning period of, for example, 20 ns.

Je-li opakovači perioda taktovacich impulsů na svorce 20 například 390 ns, je programovatelný dělič 6 naprogramován na dělicí poměr 19 nebo 20, Pomocí fázového závěsu se napělově řízený oscilátor £ samočinně doladí na opakovači periodu 20, 5 ns nebo 19,5 ns.For example, if the pulse repetition period at terminal 20 is 390 ns, the programmable divider 6 is programmed to a split ratio of 19 or 20. Using a phase lock, the voltage-controlled oscillator 8 is automatically tuned to a repetition period of 20, 5 ns or 19.5 ns.

To představuje chybu časoměmého kmitočtu zhruba + 2,5 fr, což je pro nastavování šířek stimulačních impulsů zcela postačující. Při větší opakovači periodě taktovacich impulsů například 2 us je chyba časomšrného kmitočtu úměrně menší.This represents a timing frequency error of about + 2.5 fr, which is quite sufficient to adjust the pacing pulse widths. With a larger repetition period of the clock pulses, for example 2 µs, the time-frequency error is proportionally smaller.

V synchronizačním systému podle vynálezu lze jako napělově řízený oscilátor £ s výhodou použít například doladí telný oscilátor se zpožďovací linkou, který vykazuje dobrou stabilitu vzheldem k napájecímu napětí a k teplotě okolí a je velmi rychle přeladitelný, takže ve zpětnovazební smyčce fázového závěsu nevzniká nežádoucí fázový posuv.In the synchronization system according to the invention, for example, a tunable oscillator with a delay line which has good stability with respect to the supply voltage and the ambient temperature and can be tuned very quickly so that no undesired phase shift occurs in the phase locked-loop feedback.

OO

Přepínač 8 lze realizovat libovolným známým způsobem tak, aby programovatelný dělič 6 a vstupní synchronizétor 2 byly řízeny buS výstupem z napětově řízeného oscilátoru 2 nebo výstupem z přídavného oscilátoru 2· Přitom je výhodné, jestliže je spřaženým přepínačem současně vypínáno napájení nepoužitého oscilátoru.The switch 8 can be implemented in any known manner so that the programmable divider 6 and the input synchronizer 2 are controlled either by the output of the voltage-controlled oscillator 2 or by the output of the auxiliary oscillator 2. It is preferred that the power supply of the unused oscillator is switched off at the same time.

Fázový detektor J může podle potřeby obsahovat i dalěí přepínač, jímž se na hodinovou svorku D-klopného obvodu 35 fázového detektoru 3 přivádějí impulsy z taktovací svorky 20 přímo nebo přes invertor. Tímto přepínačem lze pak volit vzestupnou nebo sestupnou hranu taktovací ch impulsů, vzhledem k níž se testovací zařízení synchronizuje a generátor 2 stimulů programuje.If desired, the phase detector J may also comprise an additional switch by which pulses from the clock terminal 20 are applied to the clock terminal D of the flip-flop circuit 35 of the phase detector 3 directly or via an inverter. With this switch it is then possible to select the rising or falling edge of the clock pulses with respect to which the test device is synchronized and the stimulus generator 2 is programmed.

Zapojení podle obrázku 1 je také možno zjednodužit tím, že přepínač 8 se zařadí před napěíově řízený oscilátor 2· Výstupní svorka 51 tohoto oscilátoru je pak spojena přímo s hodinovou svorkou 63 programovatelného děliče 6 a s hodinovou svorkou 43 vstupního synchronizátoru 4· Výstupní svorka 33 fázového detektoru j je spojena s jednou vstupní svorkou přepínače 8, jehož druhá vstupní svorka je připojena k vnějšímu zdroji referenčního napětí a jehož výstupní svorka 83 je připojena k ovládací svorce 50 napěíově řízeného oscilátoruThe connection according to figure 1 can also be simplified by switching the switch 8 upstream of the voltage-controlled oscillator 2. The output terminal 51 of this oscillator is then connected directly to the clock terminal 63 of the programmable divider 6 and the clock terminal 43 of the input synchronizer 4 j is connected to one input terminal of switch 8, the other input terminal of which is connected to an external reference voltage source and whose output terminal 83 is connected to the control terminal 50 of the voltage-controlled oscillator

Zapojeni pak pracuje v obou režimech činnosti s týmž oscilátorem £. V prvním režimu je však samočinně dolaSován fázovým závěsem a v druhém režimu je jeho kmitočet pevně nastaven zdrojem referenčního napětí. Takto zjednodušený synchronizační systém je výhodný při meněích nárocích na stabilitu časoměrného oscilátoru v druhém režimu činnosti.The wiring then operates in both modes of operation with the same oscillator £. In the first mode, however, it is automatically adjusted by the phase lock and in the second mode its frequency is fixed by the reference voltage source. Such a simplified synchronization system is advantageous with less demands on the stability of the timing oscillator in the second mode of operation.

V další neznázorněné variantě zapojení podle vynálezu je také možné zapojit přepínač 8 mezi vstupní svorku 32 fázového detektoru 3 a mezi taktovací svorku 20 testovaného celku 2 tak, aby jako vnější zdroj taktovacích impulsů bylo možno použít buS generátor taktovacích impulsů na zkoušené desce nebo jakýkoliv jiný vnější generátor.In another embodiment of the present invention (not shown) it is also possible to connect a switch 8 between the input terminal 32 of the phase detector 3 and the clock terminal 20 of the test unit 2 so that either the clock pulse generator on the board under test or any other external generator.

V rovněž neznázorněné variantě zapojení podle vynálezu je také možno připojit vstupní svorku· 31 fázového detektoru J k výstupní svorce 60 programovatelného děliče 6 přes zpožďovací obvod, jímž se kompenzuje dopravní zpoždění mezi z a synchronizovaným startovacím povelem na výstupu D-klopného obvodu 46 vstupního synchronizátoru 2 a mezi výstupy zkoušeče 2 funkce. Má-li toto zpožděni velikost řádově několik set ns, lze zpožďovací obvod s výhodou realizovat jako kombinaci čítače zapojeného obdobně jako programovatelný dělič 6, jímž se nastavuje zpoždění do hrubých krocích rovných opakovači periodě časoměrného oscilátoru a například zpožďovací linky nebo RC členu, jímž se provádí jemné nastavení zpoždění v rozsahu zhruba jedné opakovači periody.In a circuit arrangement (not shown) of the invention, it is also possible to connect the input terminal 31 of the phase detector J to the output terminal 60 of the programmable divider 6 via a delay circuit to compensate for the delay between the synchronized start command. between the outputs of the tester 2 function. If the delay is of the order of several hundred ns, the delay circuit can advantageously be realized as a combination of a counter connected in a similar way as the programmable divider 6, which adjusts the delay to rough steps equal to the repetition period of the timing oscillator. fine adjustment of the delay in the range of approximately one repetition period.

Synchronizační systém testovacího zařízení podle vynálezu tedy dovoluje časově řídit testovací zařízení buS .vnitřním časoměrným oscilátorem nebo jakýmkoliv vnějším generátorem taktovacích impulsů tak, že je dosaženo vysoké a stálé přesnosti při programování stimulačních impulsů. Tím je jeho použití výhodné zejména v zařízeních pro testování desek osazených mikroprocesorovými obvody, desek osazených dynamickými pamělovými obvody a vybavených autonomnínřgenerátorem impulsů pro obnovování obsahu paměti i jiných desek s číslicovými obvody dynamického typu.Thus, the synchronization system of the test device of the invention allows time control of the test device with either an internal timing oscillator or any external clock pulse generator so that high and consistent accuracy in programming pacing pulses is achieved. Thus, its use is particularly advantageous in devices for testing microprocessor-based boards, boards equipped with dynamic memory circuits and equipped with an autonomous pulse generator for recovering memory contents and other boards of the dynamic type digital circuits.

Claims

P 8 E L a ί I OF THE INVENTION

Test system synchronization device, characterized in that the output terminal (ode) of the programmable divider (6) is connected to the first input terminal (31) of the phase detector (3) and to the clock terminal (44) of the input synchronizer (4) whose clock terminal (43) is connected to the clock terminal (63) of the programmable divider (6) and whose output terminal (42) is connected to the clock terminal (15) of the stimulus generator (1) whose at least one output terminal (11, 12) is connected to corresponding to the input terminal (91, 92) of the function tester (9) whose at least one output terminal (93, 94) is connected to the corresponding input terminal (21, 22) of the test unit (2), the at least one output terminal (23, 24) ) is connected to the corresponding input terminal (96, 95) of the function tester (9), the clock terminal (30) of the test unit (2) being connected to the second input terminal (32) of the phase detector (3) whose output terminal (33) j is connected to the control terminal (50) of the voltage-controlled oscillator (5).

Test system synchronization device according to claim 1, characterized in that the output terminal (51) of the voltage-controlled oscillator (5) is connected to the first input terminal (84) of the switch (8), the second input terminal (82) of which is connected to the output terminal. a terminal (70) of the auxiliary oscillator (7) and whose output terminal (83) is connected to the clock terminal (63) of the programmable divider (6).

Test system synchronization device according to claim 1, characterized in that the output terminal (51) of the voltage-controlled oscillator (5) is connected to the clock terminal (63) of the programmable divider (6) and the output terminal (33) of the phase detector (3) is. connected to the control terminal (50) of the voltage-controlled oscillator (5) by being connected to a first input terminal (81) of a switch (8) whose second input terminal (82) is connected to a reference voltage source and whose output terminal (83) it is connected to the control terminal (50) of the voltage controlled oscillator (5).

Test equipment synchronization system according to Claims 1 to 3, characterized in that the first input terminal (31) of the phase detector (3) is connected to the output terminal (60) of the programmable divider (6) via a delay circuit.