CS238739B1

CS238739B1 - Arithmetic unit for rapid addition with multiplying in floating point

Info

Publication number: CS238739B1
Application number: CS843464A
Authority: CS
Inventors: Karel Dobias; Petr Wollner
Original assignee: Karel Dobias; Petr Wollner
Priority date: 1984-05-10
Filing date: 1984-05-10
Publication date: 1985-12-16
Also published as: CS346484A1

Abstract

Zapojení aritmetické jednotky pro rychlé sčítání s násobením v pohyblivé řádové čárce, která umožňuje realizaci operace typu V = R + P.Z v jedné operaci. Posuv mantisy menšího operandu, který je vybrán pomocí komparace exponentů, se provádí vícebitovým posouvacím obvodem, realizovaným jako kombinační obvod. Aritmetická jednotka vylučuje nutnost jakéhokoliv sekvenčníhg, respektive programového zpracování š umožňuje rychlé provedení celkové operace daného typu. Aritmetickou jednotku je možno výhodně použít zejména u číslicových diferenciálních analyzátorů při řegení soustav diferenciálních rovnic, nebot obchází nutnost obecného násobení dvou operandů v pohyblivé řádový čárce a dalších obdobných operací a umožňuje tak vysokou rychlost zpracování.Connection of an arithmetic unit for fast addition with multiplication in floating point, which allows the implementation of an operation of the type V = R + P.Z in one operation. The shift of the mantissa of the smaller operand, which is selected by comparing exponents, is performed by a multi-bit shift circuit, implemented as a combinational circuit. The arithmetic unit eliminates the need for any sequential or program processing and allows for the rapid execution of the overall operation of the given type. The arithmetic unit can be advantageously used especially in digital differential analyzers when regenerating systems of differential equations, since it bypasses the need for general multiplication of two operands in floating point and other similar operations and thus enables high processing speed.

Description

Vynález se týká aritmetické jednotky pro rychlé sčítání s násobením v pohyblivé řádové čárce.The present invention relates to a floating point multiplication arithmetic unit.

V dosavadních provedeních aritmetických jednotek univerzálních číslicových počítačů jsou operace násobení, respektive sčítání a další komplexnější operace s operandy vyjádřenými v pohyblivé řádové čárce prováděny zásadně sekvenčním programovým způsobem. Jedná se zejména e postupné vyadresovávání jednotlivých operandů, zvlášt pro mantisu a zvlášt pro exponent, jejich ukládání do registrů aritmetické jednotky, sekvenční posuv bit po bitu, provádění řady dílčích aritmetických operaci a zpětné postupné ukládání do paměti. U násobení dvou šestnáctibitových, slov se jedná minimálně o 16 posuvů a 16 součtů. Na sekvenčním principu v podstatě nic nemění ani míkroprogramové zpracování v aritmetické jednotce, případně realizace specializovaných operačních jednotek pro zpracování čísel v pohyblivé řádové čárce, tzv. floating-pnint procesory. Uvedený sekvenční princip zpracování má pak za následek relativně dlouhou dobu výpočtu.In the prior art embodiments of universal digital computer arithmetic units, multiplication and addition operations and other more complex operations with floating point operands are performed in a substantially sequential program manner. These include, in particular, sequential addressing of individual operands, especially for mantissa and exponent, storing them in the arithmetic unit registers, sequential bit-by-bit shift, performing a number of partial arithmetic operations, and sequentially storing them back into memory. The multiplication of two 16-bit words is at least 16 shifts and 16 totals. Basically, the micro-program processing in the arithmetic unit, or the implementation of specialized floating point number processing units, called floating-pnint processors, does not change the sequential principle. Said sequential processing principle then results in a relatively long calculation time.

Uvedené nevýhody odstraňuje zapojeni aritmetické jednotky pro rychlé sčítání s násobením v pohyblivé řádové čárce podle vynálezu, jehož podstata spočívá v tom, že vnější sběrnice vstupu mantisy prvního operandu je zapojena paralelně na pracovní sběrnici prvního přepínače a klidovou sběrnici druhého přepínače, jehož pracovní sběrnice je propojena s klidovou sběrnicí prvního přepínače a rovněž s pracovní sběrnicí sedmého přepínače a se vstupem výběrového obvodu. Výstup tohoto výběrového obvodu je zapojen na řídicí vstup šestého přepínače, jehož přepínací sběrnice je propojena jednak s klidovou sběrnicí pátého přepínače a jednak se záporným vstupem třetí sčítačky, jejíž kladný vstup je propojen s pracovní sběrnicí pátého přepínače a rovněž s vnější sběrnicí vstupu exponentu prvního operandu.These disadvantages are eliminated by the connection of the floating point multiplication arithmetic unit for rapid floating point multiplication according to the invention, characterized in that the external bus of the mantissa input of the first operand is connected in parallel to the working bus of the first switch and the quiescent bus of the second switch. with the idle bus of the first switch as well as the bus of the seventh switch and the input of the selection circuit. The output of this selection circuit is connected to the control input of the sixth switch whose switching bus is connected both to the quiescent bus of the fifth switch and to the negative input of the third adder, the positive input of which is connected to the bus of the fifth switch. .

Dále je propojena klidová sběrnice šestého přepínače s výstupem druhé sčítačky, jejíž první vstup je zapojen na vnější sběrnici vstupu exponentu druhého operandu a druhý vstup je zapojen na vnější sběrnici vstupu exponentu třetího operandu. Pracovní sběrnice šestého přepínače je připojena na mezní záporný exponent. Přepínací sběrnice prvního přepínače je zapojena na vstup prvního obvodu řízení inverze, jehož výstup je zapojen na první vstup první sčítačky a podobně druhý vstup této první sčítačky je zapojen na výstup druhého obvodu řízené inverze, jehož vstup je zapojen na klidovou sběrnici třetího přepínače, jehož přepínací sběrnice je zapojena na výstup šestnáctibitového posouvacího obvodu, jehož vstup je zapojen na přepínací sběrnici.druhého přepínače. Déle jsou propojeny řídicí vstupy prvního, druhého, čtvrtého a pátého přepínače s výstupem druhého číslicového komparátoru, jehož vstup je zapojen na vstup obvodu absolutní hodnoty a na výstup třetí sčítačky. Kromě toho je propojen výstup obvodu absolutní hodnoty s řídicím vstupem šestnáctibitového posouvacího obvodu a se vstupem prvního číslicového komparátoru, jehož výstup je přiveden na řídicí vstup třetího přepínače. Řídicí vstupy prvního a druhého obvodu řízené inverze jsou zapojeny postupně na klidovou sběrnici a pracovní sběrnici čtvrtého přepínače, jehož přepínací sběrnice je zapojena jednak na přenosový vstup první sčítačky a jednak na výstup logického obvodu ekvivalence, jehož první a druhý vstup jsou vyvedeny postupně jako vnější logický vstup znaménka operace a vnější logický vstup znaménka třetího operandu. Dále je propojen vnější logický vstup třetího operandu s řídicím vstupem sedmého přepínače, jehož přepínací sběrnice je napojena na vnější sběrnici vstupu mantisy druhého operandu. Konečně je vyveden výstup první sčítačky jako vnější sběrnice výstupu mantisy výsledku a podobně přepínací sběrnice pátého přepínače je vyvedena jako vnější sběrnice výstupu exponentu výsledku. Každá uvedená komplexní operace typu V = R + P.Z je realizována v jediném výpočetním taktu. Příslušný, posuv mantis, odvozený z hodnot exponentů vstupních operandů, je· realizován kombinačním obvodem, nikoliv sekvenčním způsobem, a výsledek dostáváme přímo. Tímto způsobem se na příklad podstatným způsobem zrychlují algoritmy při řešení soustav diferenciálních rovnic, na příklad algoritmus integrace, výpočet algebraických vztahů pro pravé strany diferenciálních rovnic a podobně, při použití v číslicových diferenciálních analyzátorech.Next, the quiescent bus of the sixth switch is coupled to the output of the second adder, the first input of which is connected to the external bus of the expander input of the second operand, and the second input is connected to the external bus of the expander input of the third operand. The bus of the sixth switch is connected to the negative negative exponent. The switching bus of the first switch is connected to the input of the first inverse control circuit whose output is connected to the first input of the first adder and likewise the second input of this first adder is connected to the output of the second inverted control circuit whose input is connected to the quiescent bus of the third switch. the bus is connected to the output of a 16-bit shifting circuit, the input of which is connected to the switching bus of the second switch. Further, the control inputs of the first, second, fourth, and fifth switches are connected to the output of the second digital comparator, the input of which is connected to the input of the absolute value circuit and to the output of the third adder. In addition, the absolute value circuit output is coupled to the control input of the 16-bit shifting circuit and the input of the first digital comparator, the output of which is applied to the control input of the third switch. The control inputs of the first and second controlled inversion circuits are connected sequentially to the quiescent bus and the bus of the fourth switch, whose switching bus is connected both to the transfer input of the first adder and to the output of the equivalence logic circuit. the operation sign input and the external logical input sign of the third operand. Furthermore, the external logical input of the third operand is coupled to the control input of the seventh switch whose switching bus is connected to the external bus of the second operand mantissa input. Finally, the output of the first adder is output as the external bus of the result mantissa output, and likewise the switching bus of the fifth switch is output as the external bus of the output of the result exponent. Each of these complex operations of type V = R + P.Z is executed in a single calculation cycle. The corresponding mantis shift, derived from the values of the exponents of the input operands, is realized by a combinational circuit, not in a sequential manner, and the result is obtained directly. In this way, for example, algorithms for solving systems of differential equations, such as integration algorithms, calculating algebraic relations for the right sides of differential equations, and the like, when used in digital differential analyzers are substantially accelerated.

Aritmetická jednotka podle vynálezu umožňuje provádění operací typu V = R + P.Z, to je; paralelní zpracovááí třech operandů, vyjádřených ve formátu dat s pohyblivou řádovou čárkou v jedné mikroinstrukci. Operandy R, P,V jsou v obecném tvaru, vícebitová mantisa i exponent, operand Z má mantlsu omezenou na jednobitový příznak a údaj o znaménku, přísluš ný exponent je rovněž v obecném tvaru. Aritmetické jednotka pro rychlé sčítání s násobením podle vynálezu umožňuje rychlé provedení komplexní operace daného typu a lze ji výhodně využít při realizaci výpočetních algoritmů v přírůstkových číslicových diferenciálních analyzátorech. Zde se jedná o rychlé zpracovávání všech přírůstků postupně vznikajících v celé počítací síti, složené z dílčích operačních prvků. Operand Z zde odpovídá okamžitým dílčím výstupním přírůstkům jednotlivých operačních prvků dané sítě. Úplné výstupní přírůstky každého operačního prvku, v rámci každého úplného integračního kroku úlohy, jsou zde rozloženy do optimální sekvence dílčích přírůstků Z v uvedeném jednoduchém tvaru. Postupné iterační zpracování všech přírůstků v dané počítací síti, pomocí dílčích operací daného typu, umožňuje rychlé ustálení výstupních veličin všech operačních prvků bez nutnosti násobení operandů v obecném tvaru, cbž při provádění obdobných operací na univerzálních číslicových počítačích podstatným způsobem prodlužuje výpočet.The arithmetic unit according to the invention makes it possible to perform operations of the type V = R + P.Z, i.e.; parallel processing of three operands expressed in floating point data format in one microinstruction. The operands R, P, V are in the general form, the multi-bit mantissa and the exponent, the operand Z has the mantissa limited to the one-bit flag and the sign indication, the corresponding exponent is also in the general form. The multiply arithmetic multiply arithmetic unit of the present invention allows a complex operation of a given type to be performed quickly and can be advantageously used to implement computational algorithms in incremental digital differential analyzers. This is a fast processing of all increments gradually arising in the entire computing network, composed of partial operating elements. The operand Z here corresponds to the instantaneous partial output increments of individual operational elements of the given network. The complete output increments of each operating element, within each complete integration step of the task, are here broken down into the optimal sequence of partial increments Z in said simple form. The successive iterative processing of all increments in a given computer network, by means of partial operations of a given type, enables fast stabilization of output variables of all operating elements without the necessity of multiplying operands in a general form, which substantially extends the calculation when performing similar operations on universal digital computers.

Na připojeném výkrese je znázorněno blokové zapojení aritmetické jednotky pro rychlé sčítání s násobením v pohyblivé řádové čéree podle vynálezu, které je tvořena třemi sčítačkami, šestnáctibitovým posouvacím obvodem, logickým obvodem ekvivalence, sedmi přepínači, dvěma obvody říz«ié inverze, obvodem absolutní hodnoty, dvěma číslicovými komparétory a výběrovým obvodem. Vnější sběrnice MR vstupu mantisy prvního operandu je zapojena paralelně na pracovní sběrnici 41I prvního přepínače 4) a klidovou sběrnici 422 druhého přepínače 42. jehož pracovní sběrnice 421 je propojena s klidovou sběrnicí 412 prvního přepínače II a rovněž s pracovní sběrnicí 471 sedmého přepínače 47 a se vstupem 811 výběrového obvodu 81. jehož výstup 812 je zapojen na řídicí vstup 464 šestého přepínače 46. jehož přepínací sběrnice 463 je propojena jednak s klidovou sběrnicí 452 pátého přepínače 45 a jednak se záporným vstupem 132 třetí sčítačky XJ, jejíž kladný vstup 131 je propojen s pracovní sběrnicí 451 pátého přepínače 45 a rovněž s vnější sběrnicí ER vstupu exponentu prvního operandu. Dále je propojena klidové sběrnice 462 šestého přepínače 46 s výstupem 121 druhé sčítačky 12. jejíž první vstup 121 je zapojen na vnější sběrnici EP vstupu exponentu druhého operandu a druhý vstup 122 této druhé sčítačky 12 je zapojen na vnější sběrnici EZ vstupu exponentu třetího operandu. Dále je zapojena pracovní sběrnice 461 šestého přepínače 46 na mezní záporný exponent EM. Přepínací sběrnice 413 prvního přepínače ^X je zapojena na vstup 511 prvního obvodu řízení inverze 51 . jehož výstup 512 je zapojen na první vstup 111 první sčítačky 11 a podobně druhý vstup 112 této první sčítačky 11 je zapojen na výstup £22 druhého obvodu 52 řízené inverze, jehož vstup 521 je zapojen na klidovou sběrnici £52 třetího přepínače 43. jehož přepínací sběrnice 433 je zapojena na výstup 212 šestnáctibitového posouvacího obvodu 21, jehož výstup 211 je zapojen na přepínací sběrnici 423 druhého přepínače 42. Dále jsou propojeny řídicí vstupy 414 . 424 . 44.4 . 454 prvního, druhého, čtvrtého a pátého přepínače 41. 42. ůí> 45 s výstupem 722 druhého číslicového komparétoru £2, jehož vstup 721 je zapojen na vstup 611 obvodu 61 absolutní hodnoty a na výstup w třetí sčítačky XJ. Déle je pak propojen výstup 612 obvodu 61 absolutní hodnoty s řídicím vstupem 213 šestnáctibitového posouvacího obvodu 21 a se vstupem 711 prvního číslicového komparátoru 71 . jehož výstup 712 je přiveden na řídicí vstup 434 třetího přepínače 43. Řídicí vstupy 513. 523 prvního a druhého obvodu £1, 52 řízení inverze jsou zapojeny postupně na klidovou sběrnici 442 a pracovní sběrnici 441 čtvrtého přepínače 44. jehož přepínací sběrnice 443 je zapojena jednak na přenosový vstup 113 první sčítačky 1 1 a jednak na výstup 313 logického obvodu 31 ekvivalence, jehož první a druhý vstup 311. 312 jsou vyvedeny postupně jako vnější logický vstup 3GM znaménka operace a vnější logický vstup SGZ znaménka třetího operandu. Dále je pak propojen vnější logický vstup LZ třetího operandu s řídicím vstupem 474 sedmého přepínače 47. jehož přepínací sběrnice 473 je napojena na vnější sběrnici MP vstupu mantisy druhého operandu a konečně je vyveden výstup 114 první sčítačky 11 jako vnější sběrnice MV výstupu mantisy výsledku a podobně přepínací sběrnice 453 pátého přepínače 45 je vyvedena jako vnější sběrnice EV výstupu exponentu výsledku.The attached drawing shows a block wiring of a mobile multiplication arithmetic rapid addition multiplication unit according to the invention, consisting of three adders, a 16-bit shifting circuit, an equivalence logic, seven switches, two controlled inversion circuits, an absolute value circuit, two digital comparators and selection circuit. The external bus MR of the mantissa input of the first operand is connected in parallel to the bus bus 41I of the first switch 4) and the quiesce bus 422 of the second switch 42 whose bus 421 is connected to the quiesce bus 412 of the first switch II as well. the input 811 of the selection circuit 81, whose output 812 is connected to the control input 464 of the sixth switch 46. whose switching bus 463 is connected both to the quiescent bus 452 of the fifth switch 45 and to the negative input 132 of the third adder XJ. the working bus 451 of the fifth switch 45 as well as the external bus ER of the first operand exponent input. Next, the quiescent bus 462 of the sixth switch 46 is connected to the output 121 of the second adder 12. whose first input 121 is connected to the external bus EP of the second operand exponent input and the second input 122 of the second adder 12 is connected to the external bus EZ of the expander input. Further, the bus 461 of the sixth switch 46 is connected to the negative negative exponent EM. The switching bus 413 of the first switch 41 is connected to the input 511 of the first inversion control circuit 51. whose output 512 is connected to the first input 111 of the first adder 11 and likewise the second input 112 of the first adder 11 is connected to the output 22 of the second inversion circuit 52, whose input 521 is connected to the quiescent bus 52 of the third switch 43. 433 is connected to the output 212 of the 16-bit shift circuit 21, whose output 211 is coupled to the switching bus 423 of the second switch 42. Next, the control inputs 414 are coupled. 424. 44.4. 454 of the first, second, fourth, and fifth switches 41, 42, > 45 with output 722 of second digital comparator 62, input 721 of which is connected to input 611 of absolute value circuit 61 and output w of third adder XJ. Further, the output 612 of the absolute value circuit 61 is then coupled to the control input 213 of the 16-bit shift circuit 21 and the input 711 of the first digital comparator 71. whose output 712 is connected to control input 434 of the third switch 43. Control inputs 513, 523 of the first and second inverse control circuits 52, 52 are connected sequentially to the quiescent bus 442 and the working bus 441 of the fourth switch 44. to the transfer input 113 of the first adder 11 and to the output 313 of the equivalence logic circuit 31, whose first and second inputs 311. 312 are output sequentially as the external logical input 3GM of the operation sign and the external logical input SGZ of the third operand. Next, the external logic input LZ of the third operand is coupled to the control input 474 of the seventh switch 47 whose switching bus 473 is coupled to the external bus MP of the mantissa input of the second operand and finally the output 114 of the first adder 11 is output. The changeover bus 453 of the fifth switch 45 is output as the external bus of the result exponent EV output.

Funkce aritmetické jednotky pro rychlé sčítání s násobením v pohyblivé řádové čárce podle vynálezu je následující. První dva operandy R, P jsou definovány pomocí mantisy a exponentu MR, ER, respektive MP, EP, přičemž rozsah mantis je na příklad 16 bitů, rozsah exponentů například 8 bitů. Třetí operand Z je určen osmibitovým exponentem EZ a mantisa je zjednodušena na logický signál LZ, vnější logický vstup třetího operandu, který má hodnotu logické 1 pokud je operand Z nenulový, jinak má hodnotu nulovou, a logický signál SGZ, vnější logický vstup znaménka třetího operandu, který má hodnotu logické 1, pokud je operand Z záporný. Dalším vstupem aritmetické jednotky je matematické znaménko SGM, vnější logický vstup znaménka operace, které je obdobně definováno jako logická 1 pro operaci odečítání. Pomocí druhé sčítačky 12 se vytváří součet exponentů EP+EZ, který slouží jako celkový exponent E2 druhé části prováděné operace, součinu P.Z, pokud nedojde k jeho omezeni pomocí šestého přepínače gg. Tato mezní funkce bude vysvětlena později. Jako exponent El první části operace je použit přímo exponent ER. Pomocí třetí sčítačky 13. ve funkci odčítání, se vytváří rozdíl exponentů El - E2, který pak pomocí druhého číslicového komparátoru J2 vytváří na výstupu 722. logický signál, který nabývá hodnoty logické 1 (E1 - E2) 0, exponent prvního operandu R je větší nebo roven exponentu součinu P.Z. Tímto signálem je pak řízen pátý přepínač gg, který vybírá větší z obou exponentů pro vnější sběrnici výstupu exponentu výsledku EV. Signálem z výstupu 722 je dále řízen komutátor mantis, tvořený přepínači gg, 42. které přepínají vstupní mantisy prvního a druhého operandu MR, MP do dvou kanélů. První kanál je veden přímo, druhý kanál pro zpracování menšího sčítance obsahuje jednak šestnáctibitový posouvaoí obvod 21 a přepínač gg, který umožňuje vynulování této mantisy, pokud rozdíl exponentů E1-E2 je v absolutní hodnotě větší nebo roven 16. Řízení tohoto přepínače obstarává první komparátor 21· Mantisa součinové části je mimo to vynulována pomocí přepínače 47. pokud třetí operand Z (při LZ = 0) nebo mantisa MP mají nulovou hodnotu. Mantisa menšího z operandů je tedy posouvána doprava o rozdíl příslušných exponentů, s omezením na maximální hodnotu 15 bitů. Obě výsledné mantisy jsou sečteny pomocí první sčítačky 11 na výslednou mantisu MV. Znaménko slučování je řízeno logickým signálem SGS. který vzniká na výstupu 313 logického obvodu ekvivalence 31 a který zpracovává vstupní údaje SGM a SGZ. Záporné znaménko, při odčítání obou mantis, se realizuje jednak provedením inverze v příslušném kanálu pomoci dvou obvodů řízené inverze 51 a 52 a jednak pomocí vstupního přenosového bitu na vstupu 113. Provedení inverze v příslušném kanálu se řídí pomocí čtvrtého přepínače gg, který je ovládán společně s přepínači 41 a 42. Velikost posuvu je řízena absolutní hodnotou rozdílu exponentů pomocí obvodu 61 absolutní hodnoty. Pokud je výsledná hodnota mantisy součinu P.Z rovna 0, je exponent E2 položen maximální záporné hodnotě EM. při osmibitových exponentech to odpovídá hodnotě -128. Tímto způsobem je ošetřen stav, kdy libovolný ze součinitelů P, Z je nulový.The function of the floating point multiplication arithmetic unit according to the invention is as follows. The first two operands R, P are defined by the mantissa and the exponent MR, ER and MP, EP, respectively, the mantissa range being, for example, 16 bits, the exponent range being, for example, 8 bits. The third operand Z is determined by the eight-bit EZ exponent and the mantissa is simplified to a logical LZ signal, the external logical input of the third operand having a logical value of 1 if the Z operand is non-zero, otherwise zero. , which has a logical value of 1 if the Z operand is negative. Another input of the arithmetic unit is the mathematical sign SGM, the external logical input of the sign of the operation, which is similarly defined as logical 1 for the subtraction operation. By means of the second adder 12, the sum of the exponents EP + EZ is created, which serves as the total exponent E2 of the second part of the operation being performed, the product P.Z unless it is limited by the sixth switch gg. This limiting function will be explained later. The exponent E is used directly as the exponent E of the first part of the operation. By means of the third adder 13 in the subtraction function, the difference of the exponents E1 - E2 is created, which then outputs a 722 logic signal at the output 722 using the second digital comparator J2, which takes the value logic 1 (E1 - E2) 0. or equal to the exponent of the product PZ This signal is then controlled by the fifth switch gg, which selects the larger of the two exponents for the external bus of the EV exponent. The signal from output 722 further controls a mantis commutator, formed by switches gg, 42, which switch input mantissas of the first and second operands MR, MP into two channels. The first channel is routed directly, the second channel for processing the smaller sum includes both a 16-bit shifting circuit 21 and a switch gg that allows this mantissa to be reset if the exponential difference E1-E2 is greater than or equal to 16. · The product mantissa is also reset using switch 47. if the third operand Z (at LZ = 0) or mantissa MP is zero. Thus, the mantissa of the smaller operand is shifted to the right by the difference of the respective exponents, limited to a maximum value of 15 bits. Both resultant mantissas are summed by the first adder 11 to the resultant mantissa MV. The merge sign is controlled by a SGS logic signal. which is generated at the output 313 of the equivalence logic circuit 31 and which processes the SGM and SGZ input data. The negative sign, when subtracting both mantissas, is realized both by performing inversion in the respective channel by means of two controlled inversion circuits 51 and 52 and by using the input transmission bit at input 113. The inverting in the respective channel is controlled by the fourth switch gg with the switches 41 and 42. The displacement amount is controlled by the absolute value of the exponent difference by means of the absolute value circuit 61. If the resulting mantissa value of P.Z equals 0, the exponent E2 is set to the maximum negative EM value. for 8-bit exponents this corresponds to -128. In this way, a condition is treated where any of the factors P, Z is zero.

Aritmetickou jednotku pro rychlé sčítáni s násobením v pohyblivé řádové čéroe lze využít zejména v číslicových diferenciálních analyzátorech, určených pro řešení soustav diferenciálních rovnic.The arithmetic unit for rapid addition with multiplication in the moving order can be used especially in digital differential analyzers designed for solving systems of differential equations.

Claims

SUBJECT OF THE INVENTION

Floating point multiplication arithmetic unit consisting of three adders, a 16-bit scroll circuit, a logic equivalence circuit, seven switches, two inverted circuits, an absolute value circuit, two digital comparators, and a selection circuit, characterized in that the external jběrhioe (MR) of the mantissa input of the first operand is connected in parallel to the bus (411) of the first switch (41) and the quiescent bus (422) of the second switch (42), whose bus (421) is coupled to the quiesce bus (412) of the first switch. 41) as well as the bus (471) of the seventh switch (47) and the input (811) of the selection circuit (81), the output of which (812) is connected to the control input (464) of the sixth switch (46). 463) is connected both to the quiescent bus (452) of the fifth switch (45) and to the negative input (13) 2) a third adder (13) whose positive input (131) is connected to the bus (451) of the fifth switch (45) as well as to the external bus (ER) of the first operand exponent input, the idle bus (462) of the sixth switch (46) with an output (123) of the second adder (12), the first input (121) of which is connected to the external bus (EP) of the second operand exponent input and the second input (122) of the second adder (12) is connected to the external bus (12); EZ) of the third operand exponent input, the bus (461) of the sixth switch (46) is connected to the negative negative exponent (EM), and the switch bus (413) of the first switch (41) is connected to the input (511) of the first circuit. 51) controlled inversion, the output (512) of which is connected to the first input (1,1) of the first adder (11) and likewise the second input (112) of the first adder (11) is connected to the output (522) of the second circuit (52) inversion control whose input (521) is connected to the quiescent bus (432) of the third switch (43), whose switching bus (433) is connected to the output (212) of the 16-bit shift circuit (21), whose input (211) is connected to the switching bus (423) the control inputs (414, 424, 444, 454) of the first, second, fourth, and fifth switches (41, 42, 44, 45) are coupled to the output (722) of the second digital comparator (72); the input (721) is connected to the input (611) of the absolute value circuit (61) and the output (133) of the third adder (13) is further connected to the output (612) of the absolute value circuit (61) with the control input (213) of the 16-bit shift circuit (21) and with an input (711) of the first digital comparator (71), the output (712) of which is coupled to the control input (434) of the third switch (43), the control inputs (513, 523) of the first and second circuit (51). 52) controlled inversions are connected sequentially to k the bus (442) and the bus (441) of the fourth switch (44), the switching bus (443) of which is connected both to the transmission input (113) of the first adder (11) and to the output (313) of the equivalence logic circuit (31) whose first and second input (311. 312) are output sequentially as the external logical input (SQM) of the operation sign and the external logical input (SGZ) of the third operand sign, and then the external logical input (LZ) of the third operand is coupled to the control input (474) of the seventh switch. the switching bus (473) is coupled to the external input mantissa bus (JtJP) of the second operand, and finally the output (114) of the first adder (11) is output as the external mantissa output bus (MV) and the like ) is output as the EV bus of the result exponent.