CS238843B1

CS238843B1 - Zapbjcilie programmable multiphase generator

Info

Publication number: CS238843B1
Application number: CS834278A
Authority: CS
Inventors: Jozef Chamraz
Original assignee: Jozef Chamraz
Priority date: 1983-06-13
Filing date: 1983-06-13
Publication date: 1985-12-16
Also published as: CS427883A1

Abstract

Vynález rieši zapojenie programovatelného viacfázového generátora nanosekundovýčh impulzov, ktorý pozostáva z bloku pre normálně oneškorenie impulzu (1) a z bloku pre alternativně oneškorenie impulzu [2j, ktoré sú připojené na prvý přepínač (51) analogového bloku prepíhania (5). Na druhý přepínač (52) toho istého blhku sú připojené blok pre normálnu sirku impulzu (3) a blok pre alternatívnu šířku impulzu (4). Analógový blok prepínania (5) tvoří prvá oneskorovacia linka (53} a druhá oneskorovacia linka (54) pre programovanie oňeskorenia, prvý rýchly multiplexer (55), druhý rýchly multiplexer (56), klopný obvod (57), štvrtý zhromažďovač (60) a siedmy zhromažďovač (61). Blok pre normálně oneškorenie impulzu pozostáva z rýchlej deličky (11), kolncidenčného obvodu (12), prvého synchronného čítača (13), druhého synchronného čítača (15), prvého zhromažďovača (110), druhého zhromažďovača (14), tretieho zhromažďovača (16), prvého posuvného registra (17), druhého posuvného registra (18) a dekodéru (19). Vnútorná struktúra a funkcia bloku pre alternativně oneškorenie impulzu (2), bloku pře normálnu šířku impulzu (3) a bloku pre alternatívnu šířku impulzu je totožná s vnútornou štruktúrou a funkciou bloku pre normálně oneškorenie impulzu (1).The invention solves the connection of a programmable multiphase generator of nanosecond pulses, which consists of a block for normal pulse delay (1) and a block for alternative pulse delay [2], which are connected to the first switch (51) of the analog switching block (5). The block for normal pulse width (3) and the block for alternative pulse width (4) are connected to the second switch (52) of the same block. The analog switching block (5) consists of a first delay line (53) and a second delay line (54) for programming the delay, a first fast multiplexer (55), a second fast multiplexer (56), a flip-flop (57), a fourth accumulator (60) and a seventh accumulator (61). The block for normal pulse delay consists of a fast divider (11), a coincidence circuit (12), a first synchronous counter (13), a second synchronous counter (15), a first accumulator (110), a second accumulator (14), a third accumulator (16), a first shift register (17), a second shift register (18) and a decoder (19). The internal structure and function of the block for alternative pulse delay (2), the block for normal pulse width (3) and the block for alternative pulse width are identical to the internal structure and function of the block for normally pulse delay (1).

Description

Vynález rieši zapojenie programovatelného viacfázového časovacieho generátora s použitím relativné pomalých obvodov.The invention solves the connection of a programmable multiphase timing generator using relatively slow circuits.

U doposiai známých zapojení využívajúcich sa v zahraničných zariadeniach pre testovanie integrovaných obvodov veikej a velmi veikej hustoty integrácie sa uvedené generátory zhotovuji) s použitím integrovaných obvodov emitorovo viazanej logiky, ktoré majú maximálně pracovně kmitočty v rozsahu 200 až 1 000 MHz, čo je v porovnaní s integrovanými obvodmi typu Schottky, kde nie je potřebné pracovat s kmitočtom vyšším ako 50 MHz ekonomicky i technicky nevýhodné. Okrem toho nie je možné pri súčasných zapojeniach uvedenej štruktúry realizovat generátor s 1'ubovol'ným počtom fáz.In the prior art circuits used in foreign devices for testing ICs of very high and very high integration densities, said generators are made) using emitter-coupled logic ICs having a maximum operating frequency in the range of 200 to 1,000 MHz, which is Schottky integrated circuits, where it is not necessary to work with a frequency higher than 50 MHz economically and technically disadvantageous. In addition, it is not possible to realize a generator with an arbitrary number of phases with simultaneous connection of said structure.

Horeuvedené nevýhody odstraňuje zapojenie programovatelného viacfázového generátora nanosekundových impulzov, ktorého podstata spočívá v tom, že blok pre normálně a blok pre alternativně oneskorenie impulzu sú připojené na prvý přepínač analogového bloku prepínania, ktorého druhý přepínač je spojený s blokom pre normálnu a s blokom pre alternatívnu šířku impulzu. Výstup rýchlej děličky je přivedený do koincidenčného obvodu a na vstup prvého s prvým zhromažďovačom. Výstup prvého synchronného čítača je připojený na vstup druhého synchronného čítača, ktorý je přepojený s druhým zhromažďovačom, pričom výstupy prvého a druhého synchronného čítača sú připojené na koincidenčný obvod, do ktorého je tiež přivedený kmitočet 50 MHz a výstup rýchlej děličky. Výstup koincidenčného obvodu je připojený na vstup prvého a druhého posuvného registra, ktoré sú cez dekodér spojené s třetím zhromažďovačom. Výstupy prvého a druhého přepínače sú přivedené na prvú a druhů oneskorovaciu linku, pričom výstupnú informáciu z oneskorovacích liniek vyberajú prvý a druhý rýchly multiplexer, ktoré sú připojené na vstup klopného obvodu a na štvrtý, piaty, siesty a siedmy zhromažďovač. Výstup klopného obvodu je zároveň výstupom príslušnej fázy programovatelného viacfázového časovacieho generátora s krokom 1 nanosekunda.The above-mentioned disadvantages are eliminated by the connection of a programmable multiphase nanosecond pulse generator, which is based on the fact that the normal block and the alternate pulse delay block are connected to the first switch of the analog switching block whose second switch is connected to the normal block and the alternate pulse width block. . The output of the quick divider is fed to the coincidence circuit and to the input of the first with the first collector. The output of the first synchronous counter is connected to the input of the second synchronous counter, which is coupled to the second collector, wherein the outputs of the first and second synchronous counters are connected to a coincidence circuit to which a 50 MHz frequency and a fast divider output are also fed. The output of the coincidence circuit is connected to the input of the first and second shift registers, which are connected via a decoder to a third collector. The outputs of the first and second switches are coupled to the first and second delay lines, the output information from the delay lines being selected by the first and second fast multiplexers, which are connected to the flip-flop input and to the fourth, fifth, sixth and seventh collectors. The output of the flip-flop is also the output of the corresponding phase of the programmable multiphase timing generator with a step of 1 nanosecond.

Výhodou zapojenia podlá vynálezu je to, že pre generovanie časových intervalov 1 nanosekunda sa použije relativné pomalých integrovaných obvodov z domácej súčiastkovej základné a napriek tomu, že v číslicovej časti je možné generovat impulz s krokom 10 nauosekúnd, žiadny z použitých integrovacích obvodov nemusí pracovat s kmitočtem vyšším ako 50 MHz.The advantage of the circuitry according to the invention is that relatively slow integrated circuits from the home component base are used to generate 1 nanosecond time intervals, and although a 10-second pulse can be generated in the digital portion, none of the integrated circuits used need operate at a frequency higher than 50 MHz.

Rýchle prepínanie normálneho a alternatívneho časovania v reálnom čase umožňuje použit uvedené zapojenie generátora aj pri takých náročných aplikáciach ako je testovanie integrovaných obvodov veikej a velmi veikej hustoty integrácie. Pri použití obvodov s emitorovou viazanou logikou, pracujúcich s kmltočtom 200 až 1000 MHz, je možné v tomto zapojení dosialinúť mnohonásobné zlepšenie technických, parametrov generátora.Rapid real-time switching of normal and alternative timing allows the use of this generator circuitry even in demanding applications such as testing large and very large integration densities. When using emitter coupled logic circuits operating at a frequency of 200 to 1000 MHz, it is possible to achieve a multiple improvement of the generator technical parameters in this circuit.

Zapojenie programovatelného viacfázového generátora je příkladné znázorněné na priloženom výkrese. Blok pre normálně oneskorenie impulzu 1 je pomocou štrnásteho vedenia 151 a osemnésteho vedenia 182 připojený na prvý přepínač 51 nachádzajúci sa v analógovom bloku prepínania 5, na ktorý je pomocou dvadsiateho prvého vedenia 251 a dvadsiateho druhého vedenia 252 připojený i blok pre alternativně oneskorenie impulzu 2. Na druhý přepínač 52 je devátnágtym vedením 351 a dvadsiatym vedením 352 připojený blok pře normálnu šířku impulzů 3 a tridsiatym prvým vedením 451 a tridsiatym druhým vedením 452 je na ten istý přepínač připojený blok pre alternatívnu šířku impulzu 4, Pomocou prvého vedenia 112 prichádza do rýchlej děličky 11 a do koíncldenčného obvodu 12 referencný kmitočet. Výstup rýchlej děličky 11 je druhým, vedením 1112 spojený s koincidenčným obvodom 12 a třetím vaděním 113 je spojený s prvým synchrónnym Čítačom 13, ktorý je v okamihu koincidencie přednastavený pomocou dvadsiateho tretieho vedenia 123 na hodnotu, ktorá je naprogramovaná v druhom zhromažďovači 14, ktorý je so šýllchrónnym čítačom 13 spojený štvrtým vedením 143 a je plněný z riadiaceho počítača pri predchádzajúcom navolení príslušnej primárné] adresy. Takýmto spůsobom pracujú všetky zhromažďovaČe. Výstup prvého synchronného čítača 13 je přivedený na vstup koincidenčného obvodu 12 trinástym vedením 132 a na vstup druhého synchronněho Čítača 15 sedemnástym vedením 135. Druhý synchrónny Čítač 15 je v okamihu koincidencie přednastavený pomocou dvadsiateho piateho vedenia 125 na hodnotu, ktorá je naprogramovaná v treťom zhromažďovači 16 a s druhým synchrónnym čítačom 15 je spojený šestnástym vedením 165, ktorý je připojený na vstup koincidenčného obvodu 12 pomocou pátnásteho vedenia 152. Od okamžiku koincidencie koincidenčný obvod 12 vytvára hodinové signály, ktoré sú připojené dvanástym vedením 127 na vstup prvého posuvného registra 17, ktorý je realizovaný z rýchlych klopných obvodov meniacich stav s vzostupnou hranou hodinového impulzu. Takto vytvořené hodinové signály sú vedené šiestym vedením 128 na vstup druhého posuvného registra 18, ktorý je realizovaných z rýchlych klopných obvodov meniacich stav so zostupnou hranou hodinového impulzu. Obidva posuvné registre sú programované pomocou deviateho vedenia 197 a desiateho vedenia 198 z výstupov dekodéru 19, ktorého informácia na výstupe je závislá od informácie v prvom zhromažďovači 110, ktorá je přivedená na vstup jedenástym vedením 1109. Po příchode signálu štart βThe wiring of a programmable multiphase generator is shown by way of example in the accompanying drawing. The normal pulse delay block 1 is connected to the first switch 51 located in the analog switching block 5 by means of the fourteenth line 151 and the eighteenth line 182 to which the alternate pulse delay block 2 is connected by the twenty-first line 251 and the twenty-second line 252. A second block of normal pulse width 3 is connected to the second switch 52 and the thirty-first line 451 and the thirty-second line 452 are connected to the same switch for an alternate pulse width 4. Using the first line 112, it arrives at a fast divider 11 and to the reference circuit 12 a reference frequency. The output of the quick divider 11 is by the second line 1112 connected to the coincidence circuit 12 and the third inlay 113 is connected to the first synchronous counter 13, which at the moment of coincidence is preset by the twenty third line 123 to the value programmed in the second collector 14 which is with a counter 13 connected by the fourth line 143 and is loaded from the control computer upon prior selection of the appropriate primary address. This is how all collectors work. The output of the first synchronous counter 13 is applied to the input of the coincidence circuit 12 by the thirteenth line 132 and to the input of the second synchronous counter 15 by the seventeenth line 135. and to the second synchronous counter 15 is connected by a sixteenth line 165 which is connected to the input of the coincidence circuit 12 via the fifteenth line 152. From the moment of coincidence, the coincidence circuit 12 generates clock signals which are connected by the twelfth line 127 to the input of the first shift register 17 from fast flip-flops changing the state with the rising edge of the clock pulse. The clock signals thus formed are routed through a sixth line 128 to the input of the second shift register 18, which is realized from fast flip-flops changing the state of the falling edge of the clock pulse. Both shift registers are programmed by the ninth line 197 and the tenth line 198 from the outputs of the decoder 19, the output of which is dependent on the information in the first collector 110, which is input to the eleventh line 1109. After the start signal β

.· >. ·>

cez siedme vedenie 7 sú znulované všetky klopné obvody prvého posuvného registra 17, druhého posuvného registra 18 v,bloku,pre normálně oneskorenie impulzu 1 a ich ekvivalentov v bloku pre alternativně oneskorenie impulzu 2, v bloku pre normálnu sirku impulzu 3 a v bloku pre alternatívnu šířku impulzu 4, Vnútorná štruktúra týchto blokov a ich funkcia je totožná s vnútornou štruktúrou a funkciou bloku pre normálně oneskorenie impulzu 1. Okrem klopných obvodov, ktoré sú nastavené pomocou deviateho vedenia 197 a desiateho vedenia 198 z dekodéru 19. Po znulovaní týchto klopných obvodov je odblokovaná z prvého prepínača 51 pomocou piateho vedenia 551 aj rýchla delička 11. Počet znulovaných klopných obvodov je závislý od predprogramovanej hodnoty v prvom zhromažďovači 110, ktorý ovplyvňuje výstupnú informáciu z dekodéru 19 a takto určuje dížku oboch posuvných registrov. Dížku prvého posuvného registra 17, respektive druhého posuvného registra 18 určuje dížku naprogramovaného časového intervalu v najrýchlejšej časovej dekáde. Hodnota naprogramovaná v druhom zhromažďovači 14 určuje dížku časového intervalu naprogramovánu v strednej číslicovej dekáde a hodnota zapamataná v tretom zhromažďovači 16 určuje dížku časového intervalu naprogramovanú v najpomalšej číslicovej dekáde. Pre programovanie normálneho a alternatívneho oneskorenia a normálnej a alternatívnej šířky impulzov v dekádách s krokom 1 nanosekunda slúži analogový blok prepínania 5, do ktorého prvej oneskorovacej linky 53 pre programovanie oneskorenie a do druhej oneskorovacej linky 54 pre programovanie šířky impulzov vstupujú časové informácie z ostatných štyroch číslicových blokov po tridsiatom vedení 513 a dvadsiatom štvrtom vedení 514. Výstupy prvej oneskorovacej linky 53 a druhej oneskorovacej linky 54 sú dvadsiatym šiestym vedením 535 a tridsiatym třetím vedením 546 připojené na vstupy prvého rýchleho multiplexera 55 a druhého rýchleho multiplexera 56, ktoré vyberajú naprogramovanú informáciu pre normálně a alternativně oneskorenie a informáciu pre normálnu a alternatívnu šířku impulzov, ktoré postupujú dvadsiatym siedmym vedením 557 a tridsiatym štvrtým vedením 567 do klopného obvodu 57. Výstup 577 klopného obvodu 57 je výstup jednej fázy programovatelného viacfázového časovacieho generátora. Informácie o normálnom a alternatívnom oneskorení sú uchované v štvrtom zhromažďovači 58 a v piatom zhromažďovači 59, ktoré sú s prvým rýchlym multiplexerom 55 spojené dvadsiatym osmým vedením 585 a dvadsiatym deviatym vedením 595. Informácie o normálnej a alternatívnej šírke impulzov sú uchované v šiestom zhromažďovači 60 a v siedraom zhromažďovači 61, ktoré sú druhým rýchlym multiplexerom 565 spojené tridsiatym piatym vedením 606 a tridsiatym šiestym vedením 516. Přepínáme normálneho a alternatívneho časovania sa prevádzka pomocou osmého vedenia 8, ktoré riadi činnost prvého prepínača 51, druhého prepínania 52, prvého rýchleho multiplexu 55 a druhého rýchleho multiplexu 56.through the seventh line 7, all flip-flops of the first shift register 17, second shift register 18 in the block are reset to normal pulse delay 1 and their equivalents in the alternate pulse delay block 2, the normal pulse width block 3 and the alternative width block The internal structure of these blocks and their function is identical to the internal structure and function of the block for normal pulse delay 1. Except for the flip-flops which are set by the ninth line 197 and the tenth line 198 from the decoder 19. After resetting these flip-flops from the first switch 51 by means of the fifth line 551 also the quick divider 11. The number of resetting flip-flops depends on the pre-programmed value in the first collector 110, which affects the output information from the decoder 19 and thus determines the length of both shift registers. The length of the first shift register 17 and the second shift register 18 respectively determine the length of the programmed time interval in the fastest time decade. The value programmed in the second collector 14 determines the time interval length programmed in the middle digital decade and the value memorized in the third collector 16 determines the time interval length programmed in the slowest digital decade. For programming the normal and alternative delay and normal and alternative pulse widths in decades with a step of 1 nanosecond, there is an analog switching block 5, into which the first delay line 53 for delay programming 53 and the second delay line 54 for programming pulse width enter time information from the other four digits blocks of thirty-line 513 and twenty-fourth line 514. The outputs of the first delay line 53 and the second delay line 54 are connected to the inputs of the first fast multiplexer 55 and the second fast multiplexer 56, which select programmed information for normal and alternatively, the delay and information for normal and alternative pulse widths that pass the 27th line 557 and the 37th line 567 to the flip-flop 57. The output 577 of the flip-flop 57 is the output single phase programmable multiphase timing generator. The normal and alternative delay information is stored in the fourth collector 58 and the fifth collector 59, which are connected to the first fast multiplexer 55 by the twenty-eighth line 585 and the twenty-ninth line 595. The normal and alternative pulse width information is stored in the sixth and 60th collector. collectors 61, which are connected by the second fast multiplexer 565 to the thirty-fifth line 606 and the thirty-sixth line 516. To switch normal and alternative timing, operation is performed by the eighth line 8, which controls operation of the first switch 51, second switch 52, first fast multiplex 55 and second fast multiplex 56.

Claims

Through the seventh line 7, the flip-flops of the first shift register 17, the second shift register 18 in, the block, the normal pulse delay 1 and their equivalents in the block for the alternate delay pulse 2, in the block for normal the pulse width 3 and in the alternate width pulse block 4, the inner structure of these blocks and their function is identical to the internal structure and function of the normal pulse block 1. In addition to the flip-flops set by the ninth line 197 and the tenth line 198z of the decoder 19. After resetting these flip-flops, the first pre-switch 51 is unlocked by the fifth line 551 and the spacing 11 is accelerated. The number of reset flip-flops is dependent on the pre-programmed value in the first collector 110, which affects the output information from the decoder 19 and thus determines the length of both sliding registers. The latch of the first sliding register 17 and the second sliding register 18, respectively, determines the length of the programmed time interval in the fastest time. The value programmed in the second collector 14 determines the length of the time interval programmed in the mid digit decade, and the value memorized in the third collector 16 determines the length of the time interval programmed in the lowest digit decade. For programming normal and alternative delay and normal and alternative pulse widths in decades with step 1 of the nanosecond, the analog switching block 5, into which the first delay line 53 for delay programming and the second delay line 54, serves for pulse width programming, time information is input from the other four digital blocks after the thirty-fifth line 513 and the twenty-fourth line 514. The first delay line 53 and the second delay line 54 outputs the fifth sixth line 535 and the thirty-third line 546 connected to the inputs of the first fast multiplexer 55 and the second fast multiplexer 56, which select the programmed information for the normal and alternatively the delay and information for the normal and alternative width pulses that pass through the 27th line 557 and the thirtieth a fourth guide 567 to the flip-flop 57. A flip-flop output 577 57 is a single-phase output of a programmable clock timing generator. The normal and alternative delay information is stored in the fourth collector 58 and in the five collector 59, which are connected to the first speed multiplexer 55 by the twenty-eighth line 585 and the twenty-fifth line 595. and alternative pulse widths are stored in the sixth collector 60 and in the sixth collector 61, which are the second fast multiplexer 565 connected by the thirty-fifth line 606 and the thirty-sixth line 516. Switching normal and alternate timing to eighth operation line 8, which controls the operation of the first switch 51, the second switch 52, the first quick multiplex 55 and the second fast multiplex 56. FIGURE CONNECTING A Programmable Multi-Phase Generator, characterized in that the block for normal pulse delay (1) is an anchor line (151) and eighteenth line (182) connected to the first switch (51) of analog b a switching block (5), in which a block for alternatively delay pulse (2) is also connected by the twenty first line (251) and the twenty-second line (252), wherein the normal pulse width block (3) is the nineteenth line (351) and a twentieth line (352) coupled to the second switch (52), and an alternate pulse width block (4) is also connected to the thirtieth first line (451) and the thirty second line (452), but a fast line (11) is the first conduit (112) and the second conduit (1112) connected to the coincidence circuit (12), the third conduit (113) connected to the first synchronous counter (13), which is the fourth conductor (143) connected with the second collector (14), the twenty-third line (123) and the thirteenth line (132) connected to the second circuit (12) and the seventeenth line by the line (135) is connected to a second synchronous counter (15) which is sixteen a line (165) connected to the third collector m (16) and fifteenth line (152) and twenty-fifth line (125) are connected to the coincidence circuit (12) and this is the twelfth line (127) connected to the first sliding register (17) and six line (128) ) is connected to the second shift register (18) and the two sliding registers are the ninth line (197) and the line (198) connected to the decoder (19) which is the eleventh line (1109) connected to the first collector (110) wherein the seventh line (7) is connected to the second sliding register (17) and to the second sliding register (18) in the normal impulse loss block (1) and also to the block for alternate impulse delay (2), to the normal pulse width block (3) an a block for an alternate pulse width (4), wherein the quick divider (11) is the fifth line (551) connected to the first switch (51) which is the thirtieth line (513) sp-238843 with the first delay line (53), which is the twenty-sixth line (535) associated with the first The fast multiplexer (55), which is connected by a twenty-seventh (557) to the flip-flop (57), the twenty-eighth line (585) is coupled to the fourth collector (58) and the twenty-ninth line (595) is connected to the terminal. the collector (59) and, analogously, the second switch (52) is connected by a twenty-fourth line (514) to the second one-line line (54) which is the thirtieth third line (546) connected to the second fast multiplexer (56) is a thirty-fourth fourth guide (567) coupled to a flip-flop (57), a thirtieth fifth guide (606) coupled to a sixth gatherer (60) and a thirty-sixth guide (616) coupled to a seventh gatherer (61) wherein the first switch (51), the first quick multiplexer (55), the second switch (52) and the second fast multiplexer switched by the eighth line (8) and the output (577) are the output of the flip-flop (57). 1 sheet of drawings