CS239540B1

CS239540B1 - Coordinate recorder control unit wiring

Info

Publication number: CS239540B1
Application number: CS844992A
Authority: CS
Inventors: Jiri Stefl; Jaroslav Bures
Original assignee: Jiri Stefl; Jaroslav Bures
Priority date: 1984-06-28
Filing date: 1984-06-28
Publication date: 1986-01-16
Also published as: CS499284A1

Abstract

Cílem je snížit materiálovou náročnost zapojení při možnosti lineární interpolace v rozmezí celé záznamové plochy a možnosti zadávání nových souřadnic bud absolutně nebo přírůstkově. Uvedeného cíle se dosáhne zapojením s posuvnými registry, s výstupními registry souřadnic* se stykovými obvody, s blokovaným oscilátorem a s číslicove-analogovými převodníky. Vynálezu lze použít jako řídicí jednotky souřadnicového zapisovače pro připojení na číslicový počítač.The aim is to reduce the material complexity of the connection with the possibility of linear interpolation within the entire recording area and the possibility of entering new coordinates either absolutely or incrementally. The stated aim is achieved by connecting with shift registers, with coordinate output registers* with contact circuits, with a locked oscillator and with digital-to-analog converters. The invention can be used as a control unit of a coordinate recorder for connection to a digital computer.

Description

Vynález se týká zapojení řídicí jednotky souřadnicového zapisovače, a sice analogového souřadnicového zapisovače pro připojení k číslicovému počítači.The invention relates to the connection of a coordinate recorder control unit, namely an analogue coordinate recorder for connection to a digital computer.

Při připojení analogového souřadnicového zapisovačů k číslicovému počítači přes číslicově analogové převodníky je třeba zajistit možnost kreslení spojitých čar mezi dvěma zadanými body, což lze řešit pouze interpolací souřadnic. Interpolátory lze řešit bučí analogově nebo číslicově. Analogové interpolátory jsou obvodově značně složité, náročné na Časovou stabilitu použitých prvků a obtížně nastavitelné. Číslicová interpolace je řešena bučí programově v číslicovém počítači, což způsobuje zvýšené zatížení centrální jednotky počítače nebo zvláštní řídicí jednotkou, která provádí interpolaci souřadnic. Dosud známá zapojení jsou značně složitá, obvodově i funkčně, přičemž pro realizaci vyžadují obvody vyšší integrace včetně pamětí typu ROM. Rovněž i řešení založená na standardních mikroprocesorech jsou materiálově náročná.When connecting analogue coordinate recorders to a digital computer via digital-to-analog converters, it is necessary to ensure the possibility of drawing continuous lines between two specified points, which can only be solved by interpolation of coordinates. Interpolators can be solved either analog or numerically. Analog interpolators are very complicated in circumference, demanding on time stability of used elements and difficult to adjust. Digital interpolation is handled either programmatically in a digital computer, which causes an increased load on the central computer unit or a special control unit that performs interpolation of coordinates. The hitherto known circuits are quite complex, both circuit and functionally, and require higher integration circuits, including ROMs, for implementation. Also solutions based on standard microprocessors are material-intensive.

Uvedené nevýhody odstraňuje zapojení řídicí jednotky souřadnicového zapisovače podle vynálezu, jehož podstatou je, že výstup prvního multiplexoru je připojen na sériový vstup první části vstupního posuvného registru souřadnice x, na datový vstup příznakového obvodu aproximačního znaménka, na datový vstup souřadnice x příznakového obvodu vztahu přírůstku a na datový vstup souřadnice x obvodu indikace překročení zápisové plochy, jehož výstup je připojen na datový vstup příznakového obvodu pro řízení pisátka a na první podmínkový vstup příznakového obvodu ukončení aproximace, výstup druhého multiplexoru je připojen na sériový vstup první části vstupního posuvného registru souřadnice y, na datový vstup souřadnice y příznakového obvodu vztahu přírůstku, na datový vstup souřadnice y obvodu indikace překročení zápisové plochy a na datový vstup příznakového obvodu nulovéhoThese disadvantages are overcome by the wiring of the coordinate recorder control unit according to the invention, which is based on the output of the first multiplexer connected to the serial input of the first part of the input shift register of the x coordinate, to the approximation sign data input signal input. to the data input of the x coordinate of the write-over indication circuit, the output of which is connected to the data input of the pen drive control circuit and to the first conditional input of the approximation termination flag circuit, the second multiplexer output is connected to the serial input of the first part of the input shift register y data input of the y coordinate of the incremental relationship flag, of the data input of the y coordinate of the write-out indication circuit, and of the data input of the zero-flag state of the circuit

239 540 obsahu vstupního posuvného registru souřadnice y,jehož výstup je připojen na.druhý podmínkový vstup příznakového obvodu ukončení aproximace,jpřímý sériový výstup první části vstupního posuvného registru souřadnice x je připojen na sériový vstup druhé části vstupního posuvného registru souřadnice xujejíž přímý sériový výstup je připojen na třetí vstup třetího multiplexoru a na datový vstup příznakového obvodu znaménka přírůstku na ose x a jejíž inversní výstup je připojen na osmý vstup logických obvodů aritmetické jednotky, přímý sériový výstup první části vstupního posuvného registru souřadnice y je připojen na sériový vstup druhé části vstupního posuvného registru souřadnice y, jejíž přímý sériový výstup je připojen na sedmý vstup logických obvodů aritmetické jednotky, na čtvrtý vstup třetího multiplexoru a na datový vstup příznakového obvodu znaménka přírůstku na ose y a jejíž inversní výstup je připojen na šestý vstup logických obvodů aritmetické jednotky, skupina paralelních vstupů první Části vstupního posuvného registru souřadnice x, skupina paralelních vstupů druhé části vstupního posuvného registru souřadnice x, skupina paralelních vstupů první části vstupního posuvného registru souřadnice y a skupina paralelních vstupů druhé části vstupního posuvného registru souřadnice y jsou spojeny a tvoří současně skupinu datových vstupů zapojení, skupina datových výstupů stykových obvodů tvoří současně skupinu datových výstupů zapojení, skupina řídicích vstupů stykových obvodů tvoří současně skupinu řídicích vstupů zapojení, výstup stykových obvodů pro řízení pisátka tvoří současně výstup zapojení, podmínkový vstup stykových obvodů tvoří současně kontrolní vstup zapojení, první řídicí výstup souřadnice y stykových obvodů je připojen na nastavovací vstup první části vstupního posuvného registru souřadnice y, kdežto jejich druhý řídicí výstup souřadnice y je připojen na nastavovací vstup druhé části vstupního posuvného registru souřadnice y, na nastavovací vstup příznakového obvodu pro řízení pisátka a na první hodinový vstup čítače stavů, první řídicí výstup souřadnice x stykových obvodů je připojen na nastavovací vstup první části vstupního posuvného registru souřadnice x a na první nulovací vstup příznakového obvodu ukončení aproximace, kdežto jejich druhý řídicí výstup souřadnice x je připojen na nastavovací vstup druhé části vstupního posuvného registru souřadnice x, výstup stykových obvodů pro příznak absolutně zadaných souřadnic je připojen na podmínkový vstup dekodéru styvů, jehož skupina výstupů je připojena na skupinu stavových vstupů obvodu nastavení mezí, na skupinu řídi3239 540 contents of the input shift register of the coordinate y whose output is connected to the second conditional input of the approximation terminating flag circuit, the direct serial output of the first part of the input shift register of the x coordinate is connected to the serial input of the second part of the input shift register of to the third input of the third multiplexer and to the data input of the increment sign on the x-axis and whose inverse output is connected to the eighth input of the logic circuits of the arithmetic unit, the direct serial output of the first part of the input shift register y is connected to the serial input of the second part of the input shift register y, whose direct serial output is connected to the seventh input of the logic circuits of the arithmetic unit, to the fourth input of the third multiplexer, and to the data input of the incremental sign flag circuit ya whose inverse output is connected to the sixth input of the arithmetic unit logic circuits, the group of parallel inputs of the first part of the input shift register of x coordinate, the group of parallel inputs of the second part of the input shift register of x coordinate parts of input shift register coordinates y are connected and form a group of data inputs of connection, group of data outputs of contactor circuits simultaneously form group of data outputs of wiring, group of control inputs of contactor circuits simultaneously form group of control inputs of wires , the conditional input of the contactor circuits simultaneously forms the wiring control input, the first control output of the coordinate y of the contactor circuits being connected to the adjuster the first input of the y-coordinate input shift register input, while their second y coordinate output is connected to the second y-input input shift register input input, the pen input control circuit input input, and the first clock input of the status counter, the first coordinate output output x of the contactor circuits is connected to the setting input of the first part of the input shift register of the x coordinate and to the first reset input of the approximation termination flag, while their second control output of the x coordinate is connected to the setting input of the second part of the input shift register of the x coordinate of the given coordinates is connected to the conditional input of the styles decoder whose output group is connected to the state input group of the limits setting circuit, to the control group3

239 540 cích vstupů druhého multiplexoru, na skupinu řídicích vstupů prvního multiplexoru, na skupinu stavových vstupů logických obvodů aritmetické jednotky, na skupinu řídicích vstupů třetího multiplex ořu, na skupinu řídicích vstupů čtvrtého multiplexoru, na skupinu stavových vstupů dekodéru řídicích signálů, na skupinu nulovacích vstupů příznakového obvodu aproximačního znaménka, na skupinu stavových vstupů příznakového obvodu vztahu přírůstku, na skupinu nulovacích vstupů obvodu indikace překročení zápisové plochy a na skupinu stavových vstupů příznakového obvodu nulového obsahu vstupního posuvného registru souřadnice y, nulovací výstup stykových obvodů je připojen na nulovací vstup obvodu nastavení mezí, na nastavovací vstup příznakového obvodu ukončení aproximace, na nulovací vstup výstupního registru souřadnice x a na nulovací vstup výstupního registru souřadnice y, vstup obvodu nastavení mezí pro nastavení spodní meze zápisové plochy je připojen přes první tlačítko na nulový potenciál, kdežto jeho vstup pro nastavení horní meze zápisové plochy je připojen přes druhé tlačítko na nulový potenciál, výstup obvodu nastavení mezí pro řízení vstupních registrů je připojen na druhý hodinový vstup první části vstupního posuvného registru souřadnice x, na druhý hodinový vstup druhé části vstupního posuvného registru souřadnice x, na druhý hodinový vstup první části vstupního posuvného registru souřadnice y a na druhý hodinový vstup druhé části vstupního posuvného registru souřadnice y, výstup obvodu nastavení mezí pro generování dolní meze je připojen na vstup dolní meze dekodéru taktů, startovací výstup obvodu nastaveni mezí je připojen na nulovací vstup příznakového obvodu pro řízení pisátka, na první nastavovací vstup čítače stavů a na druhý nulovací vstup příznakového obvodu ukončení aproximace, první výstup logických obvodů aritmetické jednotky je připojen na první vstup úplné binární sčítačky souřadnice y, kdežto jejich druhý výstup je připojen na druhý vstup úplné binární sčítačky souřadnice y, jejíž výstup přenosu je připojen na datový vstup klopného obvodu přenosu v souřadnici y, třetí výstup logických obvodů aritmetické jednotky je připojen na první vstup úplné binární sčítačky souřadnice x, kdežto jejich druhý výstup je připojen na druhý vstup úplné binární sčítačky souřadnice x, jejíž výstup přenosu je připojen na datový vstup klopného obvodu přenosu v souřadnici x, pátý výstup logických obvodů aritmetické jednotky je připojen na nastavovací vstup klopného obvodu přenosu v souřadnici x, je4239,540 second input multiplexer inputs, first multiplexer control input group, arithmetic unit status input group, third multiplexer control input group, fourth multiplexer control input group, control signal decoder status input group, reset input group approximation sign circuit, to the group of status inputs of the incremental relationship circuit, to the group of reset inputs of the write-out indication circuit and to the group of status inputs of the zero circuit of the input shift register of the y coordinate. , to the analog input termination circuit setting input, to the x-register output register reset input, and the y-coordinate output register reset input, The lower limit of the writing area is connected via the first button to zero potential, while its upper limit input is connected through the second button to zero potential, the output of the limit setting circuit for input register control is connected to the second clock input of the first part input shift register of x coordinate, to second clock input of second part of input shift register of x coordinate, to second clock input of first part of input shift register of y coordinate to second clock input of second part of input shift register of y coordinate connected to the lower limit input of the clock decoder, the start output of the limit setting circuit is connected to the reset input of the pen drive's control circuit, to the first setting counter of the status counter, and to the second reset input of the flag circuit to approximation, the first output of the logic circuits of the arithmetic unit is connected to the first input of the complete binary adder of the y-coordinate, while their second output is connected to the second input of the full binary adder of the y-coordinate. the third output of the arithmetic unit's logic circuits is connected to the first input of the full binary adder of the x-coordinate, while their second output is connected to the second input of the full binary adder of the x-coordinate whose output is connected to The arithmetic unit circuit is connected to the setting input of the transfer flip-flop in x, je4

239 540 hož datový výstup se připojen na vstup přenosu úplné binární sčítačky souřadnice x,jšestý výstup logických obvodů aritmetické jednotky je připojen na nastavovací vstup klopného obvodu přenosu v souřadnici yjjehož datový výstup je.připojen na vstup přenosu úplné binární sčítačky souřadnice yJvýsledný výstup úplné binární sčítačky souřadnice y je připojen na druhý a čtvrtý vstup druhého multiplexoru, jehož první vstup je připojen na nulový potenciál ^výsledný výstup úplné binární sčítačky souřadnice x je připojen na čtvrtý vstup prvního multiplexoru a na třetí a čtvrtý vstup čtvrtého multiplexoru, jehož výstup je připojen na sériový vstup první části pomocného posuvného registru, první řidiči výstup dekodéru řídicích signálů je připojen na nastavovací vstup první části pomocného posuvného registru, na nastavovací vstup druhé části pomocného posuvného registru, na nastavovací vstup první části hlavního posuvného registru a na nastavovací vstup druhé části hlavního posuvného registru, druhý řídicí výstup dekodéru řídicích signálů je připojen na hodinový vstup přepínacího obvodu jednotkového přírůstku, kdežto jeho třetí řídící výstup je připojen na hodinový vstup příznakového obvodu znaménka přírůstku na ose x a na hodinový vstup příznakového obvodu znaménka přírůstku na ose y, jehož výstup je připojen ha desátý vstup logických obvodů aritmetické jednotky a na třetí podmínkový vstup přepínacího obvodu jednotkového přírůstku, čtvrtý řídicí výstup dekodéru řídicích signálů je připojen na druhý hodinový vstup čítače stavů, jehož skupina výstupů je připojena na skupinu stavových vstupů dekodéru stavů, přičemž jeden ze skupiny výstupů je dále připojen na blokovací vstup obvodu časové základny a na blokovací vstup blokovacího oscilátoru, jehož výstup je připojen na vstup obvodu časové základny, skupina výstupů obvodu časové základny je připojena na skupinu vstupů dekodéru taktů, jehož skupina výstupů taktů je připojena na skupinu taktových vstupů dekodéru řídicích signálů, výstup dekodéru taktů pro generování meze zápisové plochy je připojen na třetí vstup druhého multiplexoru a na třetí vstup prvního multiplexoru, jehož první a druhý vstup jsou připojeny na nulový potenciál, první výstup dekodéru taktů je připojen na hodinový vstup příznakového obvodu pro řízení pisátka, jehož výstup je připojen na podmínkový vstup stykových obvodů, druhý výstup dekodéru taktů je připojen na nulovací vstup klopného obvodu přenosu v souřadnici y, na nulovací vstup klopného obvodu přenosu v souřadnici x a na nastavovací V3tup příznakového obvodu nulového239 540 h the data output is connected to the transmission input of the complete binary adder of the x coordinate, the sixth output of the arithmetic unit logic circuits is connected to the adjusting input of the transfer flip-flop in the y coordinate whose data output is connected. the y coordinate is connected to the second and fourth inputs of the second multiplexer whose first input is connected to zero potential ^ the resulting output of the complete binary adder of the x coordinate is connected to the fourth input of the first multiplexer and to the third and fourth inputs of the fourth multiplexer whose output is connected to input of the first part of the auxiliary shift register, the first control output of the control signal decoder is connected to the setting input of the first part of the auxiliary shift register, to the setting input of the second part of the auxiliary shift register, to and the second control output of the control signal decoder is connected to the clock input of the unit increment switch circuit, while its third control output is connected to the clock input of the increment sign flag circuit on the x axis and to the clock input of the y increment sign circuit whose output is connected to the tenth input of the arithmetic logic circuits and to the third conditional input of the unit increment switching circuit, the fourth control output of the control signal decoder is connected to the second clock input of the status counter is coupled to the status input group of the status decoder, one of the output group being further coupled to the blocking input of the time base circuit and to the blocking input of the blocking oscillator whose the output is connected to the input of the time base circuit, the output group of the time base circuit is connected to the input group of the clock decoder, whose clock output group is connected to the clock input group of the control signal decoder, and the third input of the first multiplexer, the first and second inputs of which are connected to zero potential, the first output of the clock decoder is connected to the clock input of the pen drive flag circuit, the output of which is connected to the contactor input; to the transfer flip-flop reset input at the y-coordinate, to the transfer flip-flip reset reset input at the x-coordinate,

239 540 obsahu vstupního posuvného registru souřadnice y, třetí výstup dekodéru taktů je připojen na hodinový vstup příznakového obvodu vztahu přírůstku, na hodinový vstup obvodu indikace překročení zápisové plochy a na hodinový vstup příznakového obvodu nulového obsahu vstupního posuvného registru souřadnice y, čtvrtý výstup dekodéru taktů je připojen na hodinový vstup logických obvodů aritmetické jednotky, kdežto jeho pátý výstup je připojen na hodinový vstup klopného obvodu přenosu v souřadnici y, na hodinový vstup klopného obvodu přenosu v souřadnici x, na první hodinový vstup první části vstupního posuvného registru souřadnice x, na první hodinový vstup druhé části vstupního posuvného registru souřadnice x, na první hodinový vstup první části vstupního posuvného registru souřadnice y, na první hodinový vstup druhé části vstupního posuvného registru souřadnice y, na první hodinový vstup první části hlavního posuvného registru, na první hodinový vstup druhé části hlavního posuvného registru, na první hodinový vstup první části pomocného posuvného registru a na první hodinový vstup druhé části pomocného posuvného registru, šestý výstup dekodéru taktů je připojen na první hodinový vstup příznakového obvodu aproximačního znaménka, jehož výstup je připojen na dvanáctý vstup logických obvodů aritmetické jednotky, osmý výstup dekodéru taktů je připojen na druhý hodinový vstup příznakového obvodu aproximačního znaménka, kdežto jeho výstup pro generování meze zápisové plochy je připojen na vstup mezní hodnoty obvodu indikace ^překročení zápisové plochy, sedmý výstup dekodéru taktů je připojen na hodinový vstup příznakového obvodu ukončení aproximace, jehož výstup je připojen na druhý nastavovací vstup čítače stavů, výstup třetího multiplexoru je připojen na sériový vstup první části hlavního posuvného registru, jejíž přímý sériový výstup je připojen na sériový vstup druhé části hlavního posuvného registru, přímý sériový výstup druhé části hlavního posuvného registru je připojen na čtvrtý vstup logických obvodů aritmetické jednotky a na první a druhý vstup třetího multiplexoru, kdežto jeho inversní sériový výstup je připojen na třetí vstup logických obvodů aritmetické jednotky, přímý sériový výstup první části pomocného posuvného registru je připojen na sériový vstup druhé části pomocného posuvného registru, jejíž přímý sériový výstup je připojen na první a druhý vstup čtvrtého multiplexoru a na druhý vstup logických obvodů aritmetické jednotky, inversní sériový výstup druhé části pomocného posuvného registru je připojen na239 540 contents of the input shift register of the y coordinate, the third output of the clock decoder is connected to the clock input of the incremental relationship flag, to the clock input of the write-out indication circuit, and to the clock input of the zero register connected to clock input of logic circuits of arithmetic unit, while its fifth output is connected to clock input of transfer flip-flop in y coordinate, clock input of transfer flip-flop in x-coordinate, to first clock input of first part of input shift register of x-coordinate input of second part of input shift register of coordinate x, to first hour input of first part of input shift register of coordinate y, to first hour input of second part of input shift register of coordinate y, to first hour input of first no part of the main shift register, to the first clock input of the second portion of the main shift register, to the first clock input of the first portion of the auxiliary shift register, and to the first clock input of the second portion of the auxiliary shift register. whose output is connected to the twelfth input of the logic circuits of the arithmetic unit, the eighth output of the clock decoder is connected to the second clock input of the approximation sign flag circuit, while its output for generating the write-down limit is connected to the the clock decoder is connected to the clock input of the approximation termination flag, the output of which is connected to the second setting input of the status counter, the output of the third multiplexer is connected to the serial input of the first part h The main serial shift register is connected to the fourth input of the arithmetic unit logic circuits and to the first and second inputs of the third multiplexer, while its inverse serial output is connected to the third input of the logic circuits of the arithmetic unit, the direct serial output of the first part of the auxiliary shift register is connected to the serial input of the second part of the auxiliary shift register whose direct serial output is connected to the first and second inputs of the fourth multiplexer , the inverse serial output of the second part of the auxiliary shift register is connected to

239 540 první vatup logických obvodů aritmetické jednotky, výatup příznakového obvodu znaménka přírůstku na ose x je připojen na jedenáctý vstup logických obvodů aritmetické jednotky a na čtvrtý podmínkový vstup obvodu jednotkového přírůstku, první výstup příznakového obvodu vztahu přírůstku je připojen na devátý vstup logických obvodů aritmetické jednotky, na druhý vstup obvodu jednotkového přírůstku a na druhý podmínkový vstup příznakového obvodu nulového obsahu vstupního posuvného registru souřadnice y, druhý výstup příznakového obvodu vztahu přírůstku je připojen na osmý vstup logických obvodů aritmetické jednotky, na řídicí vstup třetího multiplexoru, na řídicí vstup čtvrtého multiplexoTU, na první podmínkový vstup obvodu jednotkového přírůstku a na první podmínkový vstup příznakového obvodu nulového obsahu vstupního posuvného registru souřadnice y, první výstup hodinového impulsu obvodu jednotkového přírůstku je připojen na vstup čítáni vpřed výstupního registru souřadnice x, druhý výstup hodinového impulsu obvodu jednotkového přírůstku je připojen na vstup čítání vzad výstupního registru souřadnice x, jehož skupina paralelních výstupů je připojena na skupinu paralelních vstupů první části hlavního posuvného registru, na skupinu paralelních vstupů druhé části hlavního posuvného registru a na skupinu datových vstupů číslicově-analogového převodníku pro souřadnici x, jehož analogový výstup tvoří současně analogový výstup zapojení pro souřadnici x, třetí výstup hodinového impulsu obvodu jednotkového přírůstku je připojen na vstup čítání vpřed výstupního registru souřadnice y, čtvrtý výstup hodinového impulsu obvodu jednotkového přírůstku je připojen na vstup čítání vzad výstupního registru souřadnice y, jehož skupina paralelních výstupů je připojena na skupinu paralelních vstupů první části pomocného posuvného registru, na skupinu paralelních vstupů druhé části pomocného posuvného registru a na skupinu datových vstupů^íslicově-analogového převodníku pro souřadnici y, jehož analogový výstup tvoří současně analogový výstup zapojení pro souřadnici y.239 540 first arithmetic unit logic input, x-axis increment flag output is connected to eleventh arithmetic logic circuit input and fourth unit increment circuit input, first incremental relationship flag output is connected to ninth arithmetic unit logic input , to the second unit increment circuit input and to the second conditional input of the zero content input shift register of the y coordinate, the second incremental relationship flag output is connected to the eighth arithmetic logic circuit input, the third multiplexer control input, the fourth multiplexoTU control input, to the first conditional input of the unit increment circuit and to the first conditional input of the symptom circuit of the zero content of the input shift register of the y coordinate, the first output of the clock from the unit increment is connected to the count input of the output register of the x coordinate, the second clock pulse output of the unit increment circuit is connected to the count input of the output register of the x coordinate whose group of parallel outputs is connected to the parallel input group of the first part of the main shift register parallel inputs of the second part of the main shift register and to the group of data inputs of the digital-to-analog converter for the x coordinate, whose analog output is simultaneously the analog output of the x coordinate output, the third clock output of the unit increment circuit is connected to the count input the fourth output of the clock pulse of the unit increment circuit is connected to the counting input of the backward output register of the y coordinate whose group of parallel outputs is connected to the para group Other inputs of the first part of the auxiliary shift register, to the group of parallel inputs of the second part of the auxiliary shift register, and to the group of data inputs of the digital-to-analog converter for the y coordinate,

Výhodou zapojení řídicí jednotky souřadnicového zapisovače podle vynálezu je menší materiálová náročnost při možnosti lineární interpolace v rozmezí Čelé záznamové plochy a možnost zadávání nových souřadnic buá absolutně nebo přírůstkově.The advantage of connecting the coordinate recorder control unit according to the invention is that it is less materially demanding with the possibility of linear interpolation in the range of the recording surface area and the possibility of entering new coordinates either absolutely or incrementally.

Přiklad zapojení řídicí jednotky souřadnicového zapisovače podle vynélezu je znázorněn na připojených výkresech, na nichž obr. la až ld představují schéma zapojení, 239 540 obr. 2a až 2c vývojový diagram funkce řídicí jednotky souřadnicového zapisovače.An example of a CMI controller wiring according to the invention is shown in the accompanying drawings, in which FIGS. 1a to 1d represent a wiring diagram, 239 540 FIGS. 2a to 2c, a flow chart of a CMI controller function.

Výstup 202 prvního multiplexoru MX1 je připojen na sériový vstup 39 první části XR1 vstupního posuvného registru X souřadnice x, na datový vstup 111 příznakového obvodu SGXA aproximačního znaménka, na datový vstup 118 souřadnice x příznakového obvodu X?Y vztahu přírůstku a na datový vstup 123 souřadnice x obvodu PREP indikace překročení zápisové plochy, jehož výstup 255 je připojen na datový vstup 104 příznakového obvodu RPISThe first multiplexer MX1 output 202 is coupled to the serial input 39 of the first XR1 portion of the input shift register X coordinate x, to the SGXA approximation sign data input 111, the increment relation flag x coordinate data input 118, and the coordinate data input 123 x a write-over-overs PREP circuit whose output 255 is coupled to data input 104 of the RPIS tag circuit

- Ά Ί >* ' ———· pro řízení pisátkayfta první podmínkový vstup 151 příznakového obvodu KONEC ukončení aproximace. Výstup 201 druhého multiplexoru MX2 je připojen na sériový vstup 64 první části YR1 vstupního posuvného registru Y souřadnice y, na datový vstup 119 souřadnice y příznakového obvodu X?Y vztahu přírůstku, na datový vstup 124 souřadnice y obvodu PREP indikace překročení zápisové plochy a na datový vstup 137 příznakového obvodu YNUL nulového obsahu vstupního posuvného registru Y souřadnice y, jehož výstup 270 je připojen na druhý podmínkový vstup 152 přízná· kového obvodu KONEC ukončení aproximace. Přímý sériový výstup 215 první části XR1 vstupního posuvného registru X souřadnice x je připojen na sériový vstup 44 druhé části XR2 vstupního posuv· ného registru X souřadnice x, jejíž přímý sériový výstup 217 je připojen na třetí vstup 51 třetího multiplexoru MX3 a na datový vstup 113 příznakového obvodu SGX znaménka přírůstku na ose x a jejíž inversní výstup 216 je připojen na osmý vstup 32 logických obvodů LOA aritmetické jednotky. Přímý sériový výstup 223 první části YR1 vstupního posuvného registru Y_ souřadnice y je připojen na sériový vstup 69 druhé části YR2 vstupního posuvného registru Y souřadnice y, jejíž přímý sériový výstup 224 je připojen na sedmý vstup 31 logických obvodů LOA aritmetické jednotky, na čtvrtý vstup 52 třetího multiplexoru MX3 a na datový vstup 115 příznakového obvodu SGY znaménka přírůstku na ose y a jejíž inversní výstup je připojen na šestý vstup 30 logických obvodů LOA aritmetické jednotky. Skupina paralelních vstupů 42 první části XR1 vstupního posuvného registru X souřadnice x, skupina paralelních vstupů 47 druhé části XR2 vstupního posuvného registru X souřadnice x, skupina paralelních vstupů 67 první Části YR1 vstupního posuvného registru Y souřadnice y a skupina paralelních vstupů 72 druhé části YR2 vstupního posuvného registru Y souřadnice y jsou spojeny a tvoří současně sku8- Ά Ί> * '——— · to control pisátkayfta the first conditional input of the event circuit 151 END of the approximation. MX2 output 201 is coupled to serial input 64 of first portion YR1 of input shift register Y coordinate y, to data input 119 of y increment flag X? Y of incremental relationship, to data input 124 of y coordinate of PREP indication of write pad overrun and data the flag input YNUL input 137 of the zero content of the input shift register Y of the y coordinate, the output 270 of which is connected to the second conditional input 152 of the end of the approximation end of the approximation. The direct serial output 215 of the first part XR1 of the input shift register X of the x coordinate is connected to the serial input 44 of the second part XR2 of the input shift register X of the x coordinate, whose direct serial output 217 is connected to the third input 51 of the third multiplexer MX3 and data input 113 the SGX flag of the increment sign on the x-axis and whose inverse output 216 is connected to the eighth input 32 of the LOA logic circuits of the arithmetic unit. The direct serial output 223 of the first portion YR1 of the input shift register Y_ of the y coordinate is connected to the serial input 69 of the second portion YR2 of the input shift register Y of the y coordinate, whose direct serial output 224 is connected to the seventh input 31 of the LOA logic circuits of the arithmetic unit. a third multiplexer MX3; and to the data input 115 of the SGY flag of the incremental sign on the y axis whose inverse output is connected to the sixth input 30 of the LOA logic circuits of the arithmetic unit. Parallel Input Group 42 of First XR1 Input Shift Register X Coordinate X, Parallel Input Group 47 of Second Part XR2 Input Shift Register X Coordinate X, Parallel Input Group 67 of First YR1 Input Shift Register Y Coordinate Y and Parallel Input Group 72 Second YR2 Input Shift Port register Y coordinates y are connected and form sku8 simultaneously

239 540 pinu datových vstupů 301 zapojení pro připojení na neznázorněný počítač. Skupina datových výstupů 237 stykových obvodů SO tvoří současně skupinu datových výstupů 311 zapojení pro připojení na počítač. Skupina řídicích vstupů 100 stykových obvodů SO tvoří současně skupinu řídicích vstupů 302 zapojení pro připojení na počitaě. Výstup 244 stykových obvodů 30 pro řízení pisátka tvoří současně výstup 312 zapojení pro připojení na neznázorněný souřadnicový zapisovač. Podmínkový vstup 101 stykových obvodů SO tvoří současně kontrolní vstup 303 zapojení pro kontrolu stavu souřadnicového zapisovače, pro připojení na souřadnicový zapisovač. První řídicí výstup 238 souřadnice y stykových obvodů SO je připojen na nastavovací vstup 68 první části XR1 vstupního posuvného registru Y souřadnice y, kdežto jejich druhý řídicí výstup 239 souřadnice y je připojen na nastavovací vstup 73 druhé části YR2 vstupního posuvného registru Y souřadnice y, na nastavovací vstup 103 příznakového obvodu RPIS pro řízení pisátka a na první hodinový vstup 140 čítače CS stavů. První řídicí výstup 240 souřadnice x stykových obvodů SO je připojen na nastavovací vstup 43 první části XR1 vstupního posuvného registru X souřadnice x a na první nulovací vstup 148 příznakového obvodu KONEC ukončení aproximace, kdežto jejich druhý řídicí výstup 241 souřadnice x je připojen na nastavovací vstup 48 druhé části XR2 vstupního posuvného registru X souřad nice x. Výstup 242 stykových obvodů 30 pro příznak absolutně zadaných souřadnic je připojen na podmínkový vstup 130 dekodéru DS stavů, jehož skupina výstupů 258 je připojena na skupinu sta vových vstupů 126 obvodu ONM nastavení mezí, na skupinu řídicích vstupů 'ž dbuhého multiplexoru MX2, na skupinu řídicích vstupů 6^:prvního multiplexoru MX1, na skupinu stavových vstupů 38 logických obvodů LOA aritmetické jednotky, na skupinu řídicích vstupů 54 třetího multiplexoru MX3, na skupinu řídicích vstupů 74 čtvrtého multiplexoru MX4, na skupinu stavových vstupů 107 dekodéru PRS řídicích signálů, na skupinu nulovacích vstupů 112 příznakového obvodu SGXA aproximačního znaménka,, na skupinu stavových vstupů 120 příznakového obvodu X7Y vztahu přírůstků, na skupinu nulovacích vstupů 125 obvodu PREP indikace překročení zápisové plochy a na skupinu stavových vstupů 139 příznakového obvodu YNUL nulového obsahu vstupního posuvného re· gistru Y souřadnice y. Nulovací výstup 243 stykových obvodů 30 je připojen na nulovací vstup 129 obvodu ONM nastavení mezí, na nastavovací vstup 147 příznakového onvodu KONEC ukončení aproxi9239 540 pin of data inputs 301 wiring for connection to a computer (not shown). At the same time, the data output group 237 of the contactor ICs forms a group of data outputs 311 for connection to a computer. At the same time, the group of control inputs 100 of the contactor circuits SO forms a group of control inputs 302 for computer connection. At the same time, the output 244 of the touch pad control circuitry 30 forms a wiring output 312 for connection to a coordinate recorder (not shown). The condition input 101 of the SO circuitry simultaneously forms a wiring check input 303 for checking the state of the coordinate recorder for connection to the coordinate recorder. The first y coordinate control output 238 of the SO circuitry is coupled to the adjust input 68 of the first portion XR1 of the input Y shift coordinate, while their second y coordinate output output 239 is connected to the set input 73 of the second portion YR2 of the input Y shift coordinate y the RPIS tag circuit setting input 103 to control the whistle and the first clock input 140 of the CS counter. The first x-coordinate control output 240 of the SO contact circuits is connected to the setup input 43 of the first XR1 portion of the input shift register X of the x coordinate and to the first reset end of the approximation terminating flag 148 while their second x-coordinate control output 241 is connected to the set input 48 of the second of the XR2 of the input shift register X of the x coordinate. The output 242 of the absolutely specified coordinate flag 30 is coupled to a condition input 130 of a DS decoder whose output group 258 is connected to a set of state inputs 126 of the ONM setting circuit, to a control input group 2 of the two multiplexer MX2, to a control group inputs 6 ^: first MX1 multiplexer, to status group 38 of LOA logic circuits of arithmetic unit, to group of control inputs 54 of third multiplexer MX3, to group of control inputs 74 of fourth multiplexer MX4, to group of input inputs 107 of PRS control signal decoder, to group of reset inputs SGXA approximation sign 112, to the group of status inputs 120 of the increment relationship X7Y circuit, to the group of reset inputs 125 of the PREP indication area, and to the group of status inputs 139 of the YNUL zero circuit of the input content of the shift register Y coordinate y. The reset output 243 of the contactor circuits 30 is connected to the reset input 129 of the ONM threshold setting circuit, to the flag input setting input 147 END of aproxi9 termination

239 540 mace, na nulovací vatup 90 výstupního registru VX souřadnice x a na nulovací vstup 94 výstupního registru VY souřadnice y. Vstup 127 obvodu ONM nastavení mezí pro nastavení spodní meze zápisové plochy je připojen přes první tlačítko TI na nulový po tenciál, kdežto jeho vstup 128 pro nastavení horní meze zápisové plochy je připojen přes druhé tlačítko T2 na nulový potenciál. Výstup 296 obvodu ONM nastavení mezí pro řízení vstupních registrů je připojen na druhý hodinový vstup 41 první části XR1 vstupního) posuvného registru X souřadnice x, na druhý hodinový vstup 46 druhé části XR2 vstupního posuvného registru X souřadnice x, na druhý hodinový vstup 66 první části YR1 vstupního po suvného registru Ϊ souřadnice y a na druhý hodinový vstup 71 druhé části YR2 vstupního posuvného registru Y souřadnice y. Vý stup 257 obvodu ONM nastavení mezí pro generování dolní meze je připojen na vstup 132 dolní meze dekodéru DT taktů. Startovací výstup 271 obvodu ONM nastavení mezí je připojen na nulovací vstup 106 příznakového obvodu RPIS pro řízení pisátka, na první nastavovací vstup 142 čítače CS stavů a na druhý nulovací vstup 149 příznakového obvodu KONEC ukončení aproximace. První výstup 209 logických obvodů LOA aritmetické jednotky je připojen na první vstup 19 úplné binární sčítačky SY souřadnice y, kdežto jejich druhý výstup 210 je připojen na druhý vstup 20 yiplné binární sčítačky SY souřadnice y, je jíž. výstup 205 přenosu je připojen na datový vstup 12 klopného obvodu PRY přenosu v souřadnici y. Třetí výstup 211 logických obvodů LOA aritmetické jednotky je připojen na první vstup 22 úplné binární sčítačky SX souřadnice x, kdežto jejich druhý výstup 212 je připojen na druhý vstup 23 úplné binární sčítačky SX souřadnice x, jejíž výstup 207 přenosu je připojen na datový vstup 16 klopného obvodu PRX přenosu v souřadnici x. Pátý výstup 213 logických obvodů LOA aritmetické jednotky je připojen na nastavovací vstup 15 klopného obvodu PRX přenosu v souřadnici x, jehož datový výstup 204 je připojen na vstup 24 přenosu úplné binární sčítačky SX souřadnice x. Šestý výstup 214 logických obvodů IDA aritmetické jednotky je připojen na nastavovací vstup 11 klopného obvodu PRY, jehož datový výstup 203 je připojen na vstup 21 přenosu úplné binární sčítačky SY souřadnice y. Výsledný výstup 206 úplné binární sčítačky SY souřadnice y je připojen na druhý a Čtvrtý vstup 2, 4 druhého multiplexoru MX2, jehož první vstup 1 je připojen na nulový potenciál. Výsledný výstup 208 úplné binární sčítačky SX souřadnice x je připojen na čtvrtý239 540 mace, to the reset register 90 of the output register VX the x coordinate and to the reset input 94 of the output register VY the coordinate y. The ONM input limit 127 input is connected via the first button T1 to zero potential, while its write-mode upper input limit input 128 is connected via the second button T2 to zero potential. Input 296 output limit control circuit output 296 is coupled to the second clock input 41 of the first part XR1 of the shift register X coordinate x, to the second clock input 46 of the second part XR2 of the input shift register X coordinate x, to the second clock input 66 of the first section YR1 of the input after the shift register Ϊ of the y coordinate to the second clock input 71 of the second part YR2 of the input shift register Y of the y coordinate. The output of the lower limit ONM output circuit 257 is coupled to the lower limit input 132 of the clock decoder DT. The marginal ONM start output 271 is coupled to the scribble control circuit reset input 106 of the RPIS tag circuit, the first set state input counter 142 of the CS counter, and the second reset signal exit terminal 149 of the end of approximation termination. The first output 209 of the LOA logic circuits of the arithmetic unit is connected to the first input 19 of the complete binary adder SY of the y coordinate, while their second output 210 is connected to the second input 20 of the full binary adder SY of the y coordinate. the transmission output 205 is coupled to the data input 12 of the PRY transmission flip-flop in the y coordinate. The third output 211 of the LOA logic circuits of the arithmetic unit is connected to the first input 22 of the complete binary adder SX of the x coordinate, while their second output 212 is connected to the second input 23 of the complete binary adder SX of the x coordinate. the PRX transmission circuit in the x coordinate. The fifth output 213 of the LOA logic circuits of the arithmetic unit is coupled to the setting input 15 of the flip-flop PRX transmission at x, whose data output 204 is connected to the transmission input 24 of the complete binary adder SX of the x coordinate. The sixth output 214 of the logic circuits IDA of the arithmetic unit is connected to the setting input 11 of the flip-flop PRY, whose data output 203 is connected to the input 21 of the transmission of the complete binary adder SY of the coordinate y. The resulting output 206 of the complete binary adder SY of the coordinate y is connected to the second and fourth inputs 2, 4 of the second multiplexer MX2, whose first input 1 is connected to zero potential. The resulting output 208 of the complete binary adder SX of the x coordinate is coupled to the fourth

239 540 vstup 10 prvního multiplexoru MX1 a na třetí a čtvrtý vstup 78, 79 čtvrtého multiplexoru MX4 jehož výstup 226 je připojen na sériový vstup 80 první části PRI pomocného posuvného registru P. První řídicí výstup 247 dekodéru PRS řídicích signálů je připojen na nastavovací vstup 83 první části PRI pomocného posuvného registru P, na nastavovací vstup 87 druhéhčásti PR2 pomocného posuvného registru P, na nastavovací vstup 58 první čás ti HR1 hlavního posuvného registru H a na nastavovací vstup 62 druhé části HR2 hlavního posuvného registru H. Druhý řídicí výstup 248 dekodéru PRS řídicích signálů je připojen na hodinový vstup 99 přepínacího obvodu PJP jednotkového přírůstku, kdežto jeho třetí řídicí výstup 249 je připojen na hodinový vstup 114 příznakového obvodu SGX znaménka přírůstku na ose x a na hodinový vstup 116 příznakového obvodu SGY znaménka přírůstku na ose y, jehož výstup 252 je připojen na desátý vstup 34 logických obvodů LOA aritmetické jednotky a na třetí podmínkový vstup 97 přepínacího obvodu PJP jednotkového přírůstku. Čtvrtý řídicí výstup 246 dekodéru PRS řídicích signálů je připojen na druhý hodinový vetup 141 čítače CS stavů, jehož skupina výstupů 272 je připojena na skupinu stavových vstupů 131 dekodéru PS stavů, přičemž jeden ze skupiny výstupů 272 je dále připojen na blokovací vstup 144 obvodu OCZ časové základny a na blokovací vstup 145 blokovaného oscilátoru BO, jehož výstup 274 je připojen na vstup 146 obvodu OCZ časové základny. Skupina výstupů 273 obvodo OCZ časové základny je připojena na skupinu vstupů 133 dekodéru DT taktů, jehož skupina výstupů 259 taktů je připojena na skupinu taktových vstupů 108 dekodéru PRS řídicích signálů. Výstup 260 dekodéru DT taktů pro generování meze zápisové plochy je připojen na třetí vstup 3, druhého multiplexoru MX2 a na třetí V3tup 9 prvního multiplexoru MX1, jehož první a druhý vstup lt θ jsou připojeny na nulový potenciál. První výstup 261 dekodéru DT taktů je připojen na hodinový vstup 105 příznakového obvodu RPIS pro řízení pisátka, jehož výstup 245 je připojen na podmínkový vstup 102 stykových obvodů SO. Druhý výstup 262 dekodéru DT taktů je připojen na nulovací vstup 14 klopného obvodu PRY přenosu v souřadnici y, na nulovací vstup 18 klopného obvodu PRX přenosu v souřadnici x a na nastavovací vstup 138 příznakového obvodu YNUL nulového obsahu vstupního posuvného re gistru Y souřadnice y. Třetí výstup 263 dekodéru DT taktů je připojen na hodinový vstup 117 příznakového obvodu X?Y vztahu přírůstku, na hodinový vstup 121 obvodu PREP indikace překroče11239 540 input 10 of the first MX1 multiplexer and to the third and fourth inputs 78, 79 of the fourth MX4 multiplexer whose output 226 is connected to the serial input 80 of the first part PR1 of the auxiliary shift register P. The first control output 247 of the PRS control signal decoder is connected to the setting input 83 the first part PR1 of the auxiliary shift register P, to the setting input 87 of the second part PR2 of the auxiliary shift register P, to the setting input 58 of the first part HR1 of the main shift register H and to the setting input 62 of the second part HR2 of the main shift register H. the control signals are connected to the clock input 99 of the unit increment switch circuit PJP, while its third control output 249 is connected to the clock input 114 of the SGX sign increment on the x axis and to the clock input 116 of the SGY sign increment on the y axis. it is connected to the tenth input 34 of the LOA logic circuits of the arithmetic unit and to the third conditional input 97 of the unit increment switch PJP. The fourth control output 246 of the control signal decoder PRS is coupled to a second clock state 141 of the CS status counter whose output group 272 is connected to the status input group 131 of the status decoder PS, one of the group of outputs 272 being further coupled to the blocking input 144 of the OCZ time circuit. the blocking oscillator BO whose output 274 is connected to the input 146 of the OCZ circuit of the time base. The time base OCZ output group 273 is coupled to the DT clock decoder input group 133, whose clock output group 259 is coupled to the PRS control signal decoder clock group 108. The output 260 of the write clock boundary DT decoder is coupled to a third input 3, a second MX2 multiplexer, and a third V3tup 9 of a first MX1 multiplexer whose first and second inputs lt θ are connected to zero potential. The first output 261 of the clock decoder DT is coupled to the clock input 105 of the write pad RPI control circuit whose output 245 is coupled to the conditional input 102 of the SO contact circuits. The second output 262 of the clock decoder DT is connected to the reset input 14 of the flip-flop PRY transmission at the y coordinate, to the reset input 18 of the flip-flop PRX transmission at the x coordinate, and to the setting input 138 of the YNUL flag. The third output 263 of the DT clock decoder is connected to the clock input 117 of the increment relation flag X? Y, to the clock input 121 of the PREP indication circuit exceeds 11.

239 ní zápisové plochy a na hodinový vstup 136 příznakového obvodu YNUL nulového obsahu vstupního posuvného registru Y souřadnice y. Čtvrtý výstup 264 dekodéru DT taktů je připojen na hodinový vstup 37 logických obvodů LOA aritmetické jednotky, kdežto jeho pátý výstup 265 je připojen na hodinový vstup 13 klopného obvodu PRY přenosu v souřadnici y, na hodinový vstup 17 klopného obvodu PRX přenosu v souřadnici χ, na první hodinový vstup 40 první části XR1 vstupního posuvného registru X souřadnice x, na první hodinový vstup 45 druhé části XR2 vstupního posuvného registru X souřadnice x, na první hodinový vstup 65 první časti ÍR1 vstupního posuvného registru Y souřadnice y, na první hodinový vstup 70 druhé části YR2 vstupního posuvného registru Y souřadnice y, na první hodinový vstup 56 první části HR1 hlavního posuvného registru H, na první hodinový vstup 60 druhé čás ti HR2 hlavního posuvného registru H, na první hodinový vstup 81 první části PRI pomocného posuvného registru P a na první ho dinový vstup 85 druhé části PR2 pomocného posuvného registru P. Šestý výstup 266 dekodéru DT taktů je připojen na první hodinový vstup 109 příznakového obvodu SQXA aproximačního znaménka, jehož výstup 250 je připojen na dvanáctý vstup 36 logických obvodů LOA aritmetické jednotky. Osmý výstup 267 dekodéru DT taktů je připojen na druhý hodinový vstup 110 příznakového obvodu SGXA aproximačního znaménka, kdežto jeho výstup 268 pro generování meze zápisové plochy je připojen na vstup 122 mezní hodnoty obvodu PREP indikace překročení zápisové plochy. Sedmý výstup 269 dekodéru DT taktů je připojen na hodinový vstup 150 příznakového obvodu KONEC ukončení aproximace, jehož výstup 275 je připojen na druhý nastavovací vstup 143 čítače 03 stavů. Výstup 218 třetího multiplexoru MX3 je připojen na sériový vstup 55 první části HR1 hlavního posuvného registru H, jejíž přímý sériový výstup 219 je připojen na sériový vsŤu£' druhé části HR2 hlavního posuvného registru H. Přímý sériový výstup 220 druhé části HR2 hlavního posuvného registru H je připojen na čtvrtý vstup 28 logických obvodů LOA aritmetické jednotky a na první a druhý vstup 49., 5Q třetího multiplexoru MX3, kdežto jeho inversní sériový výstup 221 je připojen na třetí vstup 27 logických obvodů LOA aritmetické jednotky. Přímý sériový výstup 227 první části PRI pomocného posuvného registru P je připojen na sériový vstup 84 druhé části PR2 pomocného posuvného registru P, jejíž přímý sériový výstup 228 je připojen na první a druhý vstup 76, 77 čtvrtého multiplexoru MX4 a na druhý vstup 26 lo12239 of the write pad and the zero input of the YNUL flag circuit of zero content of the input shift register Y of the y coordinate. The fourth output 264 of the clock decoder DT is connected to the clock input 37 of the LOA logic circuits of the arithmetic unit, while its fifth output 265 is connected to the clock input 13 of the flip-flop PRY transmission at y, to the clock input 17 of the flip-flop PRX transmission at χ. first clock input 40 of first part XR1 of input shift register X coordinate x, to first clock input 45 of second part XR2 of input shift register X coordinate x, to first clock input 65 of first part IR1 of input shift register Y coordinate y, to first clock input 70 of second the Y-axis of the input shift register Y coordinates y, to the first clock input 56 of the first portion HR1 of the main shift register H, to the first clock input 60 of the second portion HR2 of the main shift register H, to the first clock input 81 the first clock input 85 of the second portion PR2 of the auxiliary feed The sixth output 266 of the clock decoder DT is connected to the first clock input 109 of the SQXA approximation sign, whose output 250 is connected to the twelfth input 36 of the LOA logic circuits of the arithmetic unit. The eight clock output DT of the clock decoder DT is coupled to the second clock input 110 of the SGXA approximation sign flag, while its output 268 for generating the write-write-limit is coupled to the write-limit-limit input PREP 122 of the write-over indication. The seventh output 269 of the clock decoder DT is connected to the clock input 150 of the end of approximation end flag, whose output 275 is connected to the second setting input 143 of the status counter 03. The output 218 of the third multiplexer MX3 is coupled to the serial input 55 of the first portion HR1 of the main shift register H, the direct serial output 219 of which is connected to the serial port 80 of the second portion HR2 of the main shift register H. it is connected to the fourth input 28 of the LOA logic circuits of the arithmetic unit and to the first and second inputs 49, 50 of the third multiplexer MX3, while its inverse serial output 221 is connected to the third input 27 of the LOA logic circuits of the arithmetic unit. The direct serial output 227 of the first portion PR1 of the auxiliary shift register P is connected to the serial input 84 of the second portion PR2 of the auxiliary shift register P, whose direct serial output 228 is connected to the first and second inputs 76, 77 of the fourth multiplexer MX4.

239 540 gických obvodů LOA aritmetické jednotky. Inversní sériový výs-r tup 229 druhé části PR2 pomocného posuvného registru P je připojen na první vstup 25 logických obvodů LOA aritmetické jednotky, výstup 251 příznakového obvodu SGX znaménka přírůstku na ose x je připojen na jedenáctý vstup 35 logických obvodů LOA aritmetické jednotky a na čtvrtý podmínkový vstup 98 obvodu PJP jednotkového přírůstku. První výstup 253 příznakového obvodu X7Y vztahu přírůstku je připojen na devátý vstup 33 logických obvodů LOA aritmetické jednotky, na druhý vstup 96 obvodu PJP jednotkového přírůstku a na druhý podmínkový vstup 135 příznakového obvodu YNUL nulového obsahu vstupního posuvného registru Y souřadnice y. Druhý výstup 254 příznakového obvodu X7Y vztahu přírůstku je připojen na osmý vstup 29 logických obvodů LOA >Aritmetické jednotky, na řídicí vstup 53 třetího multiplexoru MX3, na řídicí vstup 75 čtvrtého multiplexoru MX4, na první podmínkový V3tup 95 obvodu PJP jednotkového přírůstku a na první podmínkový vstup 134 příznakového obvodu YNUL nulového obsahu vstupního posuvného registru Y souřadnice y. První výstup 233 hodinového impulsu obvodu PJP jednotkového přírůstku je připojen na vstup 88 čítání vpřed výstupního registru VX souřadnice x. Druhý výstup 234 hodinového impulsu obvodu PJP jednotkového přírůstku je připojen na vstup 89 čítání vzad výstupního registru VX souřadnice x, jehož skupina paralelních výstupů 230 je připojena na skupinu paralelních vstupů 57 první části HR1 hlavního posuvného registru H, na skupinu paralelních vstupů 61 druhé části HR2 hlavního posuvného registru H a na skupinu datových vstupů 63 číslicově-analogového převodníku D/Ax pro souřadnici x, jehož analogový výstup 222 tvoří současně analogový výstup 313 pro souřadnici x, pro připojení na souřadnicový zapisovač. Třetí výstup 235 hodinového impulsu obvodu PJP jednotkového přírůstku je připojen na vstup 92 čítání vpřed výstupního registru VY souřadnice y. Čtvrtý výstup 236 hodinového impulsu obvodu PJP jednotkového přírůstku je připojen na vstup 93 čítání vzad výstupního registru VY souřadnice y, jehož skupina paralelních výstupů 232 je připojena na skupinu paralelních vstupů 82 první části PRI pomocného posuvného registru P, na skupinu paralelních vstupů 86 druhé části PR2 pomocného posuvného registru P a na skupinu datových vstupů 91 číslicově-analogového převodníku D/Ay pro souřadnici y, jehož analogový výstup 231 tvoří současně analogový výstup 314 zapojení pro souřadnici y, pro připojení na 'souřadnicový zapisovač.239,540 LOA arithmetic units. The inverse serial output 229 of the second portion PR2 of the auxiliary shift register P is connected to the first input 25 of the LOA logic circuits of the arithmetic unit, the output of the SGX flag of the increment sign of the increment on the x axis is connected to the eleventh input 35 of the LOA logic circuits of the arithmetic unit. conditional input 98 of the unit increment PJP circuit. The first output 253 of the incremental relationship flag X7Y is connected to the ninth input 33 of the LOA logic circuits of the arithmetic unit, the second input 96 of the unit increment circuit PJP, and the second condition input 135 of the YNUL flag of zero zero shift register Y input. The second incremental relationship flag X7Y output 254 is coupled to the eight LOA logic input 29 Arithmetic units, the third MX3 multiplexer control input 53, the fourth MX4 multiplexer control input 75, the first conditional V3tup 95 of the unit increment PJP, and the first conditional the YNUL flag circuit input 134 of the zero shift register Y content of the y coordinate. The first clock pulse output 233 of the unit increment PJP circuit is coupled to the count input 88 of the output register VX of the x coordinate. The second clock pulse output 234 of the unit increment PJP is connected to the input 89 of counting backward of the output register VX of the x coordinate whose group of parallel outputs 230 is connected to the group of parallel inputs 57 of the first part HR1 of the main shift register H. and to the group of data inputs 63 of the D / Ax converter for x-coordinate, whose analog output 222 simultaneously forms an analog output 313 for the x-coordinate, for connection to a coordinate recorder. A third clock output 235 of the unit increment PJP circuit is coupled to the count input 92 of the output register Y1 of the coordinate y. The fourth clock output 236 of the unit increment PJP is connected to the input 93 of counting back the output register VY of the coordinate y whose group of parallel outputs 232 is connected to the group of parallel inputs 82 of the first part PRI of the auxiliary shift register P. and to the group of data inputs 91 of the D / Ay converter for y coordinate, whose analog output 231 simultaneously constitutes the analog output 314 of the y coordinate for connection to the coordinate recorder.

239 540239 540

Jako výstupního registru VX souřadnice x a výstupního registru VY souřadnice y lze použít vratných čítačů.Return counters can be used as the output register VX of the x coordinate and the output register of the Y coordinate of the y.

V klidovém stavu je signálem na blokovacím vstupu 145 zablokován blokovaný oscilátor BO a na blokovacím vstupu 144 obvod OGZ časové základny. Tím je celá řídicí jednotka souřadnicového zapisovače' uvedena do klidu. Ve výstupních registrech VX souřadnice x a VY souřadnice y je uchován poslední dosažený stav souřadnic xo a yo. Z klidového stavu může být řídicí jednotka souřadnicového zapisovače vyvedena buň přenosem nových souřadnic nebo stiskem tlačítka Tl, T2 pro nastavení nové zápisové plochy. Přenos nových souřadnic zajišťuje stykový obvod SO, řízený signály z počítače bu5 ve formě absolutních souřadnic x, y nebo ve formě relativních přírůstků /Jx, dy. Pomocí řídicích signálů z řídicích výstupů 238, 239, 240, 241 stykového obvodu SO, přivedených na nastavovací vstupy 43, 48, 68, 73 vstupních posuvných registrů X souřadnice x a Ϊ souřadnice y, jsou nové souřadnice uloženy skupinou datových vstupů 301 doIn the idle state, a blocking oscillator BO is blocked by a signal at blocking input 145 and a time base circuit OGZ at blocking input 144. Thus, the entire coordinate recorder control unit is brought to a standstill. In the output registers VX coordinates x and VY coordinates y the last state of the xo and yo coordinates is stored. From the idle state, the coordinate recorder control unit can be brought out of the cell by transmitting new coordinates or by pressing the buttons T1, T2 to set a new writing area. Transmission of new coordinates is provided by the contact circuit SO, controlled by signals from the computer either in the form of absolute coordinates x, y or in the form of relative increments / Jx, dy. By means of the control signals from the control outputs 238, 239, 240, 241 of the SO contact circuit connected to the setting inputs 43, 48, 68, 73 of the input shift registers X coordinates x and Ϊ coordinates y, the new coordinates are stored by data input group 301 into

Uvedených vstupních posuvných registrů. Přitom je současně podle formy nových souřadnic nastaven výstup 242 stykového obvodu SO. Po ukončení přenosu souřadnic je signálem z řídicího výstupu 239 stykového obvodu SO, přivedeným na první hodinový vstup 140 čítače CS stavů, uveden tento čítač do stavu 1 (obr. 2a), čímž je změnou signálu na blokovacím vstupu 145 odblokován blokovaný oscilátor BO a na blokovacím vstupu 144 obvod QCZ časové základny. Po ukončení přenosu dat jsou pomocí signálu, přivedeného z řídicího výstupu 296 řízení vstupních posuvných registrů obvodu ONM nastavení mezí na druhé hodinové vstupy 41, 46 vstup ního posuvného registru X souřadnice x a na druhé hodinové vstu PY 66, 71 vstupního posuvného registru Y souřadnice y, zablokovány ve stavu 1 hodinové impulsy, přiváděné na první hodinové vstupy 40, 49 vstupního posuvného registru X souřadnice x a na první hodinové vstupy 69., 70 vstupního posuvného registru Y sou řadnice y. Celý cyklus obvodu QCZ časové základny pro stav 1 pak proběhne naprázdno. Po ukončení eyklu obvodu QCZ časové základny vznikne na čtvrtém výstupu 246 řídicího signálu dekodéru PRS řídicích signálů impuls, jehož působením na druhém hodinovém vstupu 141 čítače CS stavů přijde tento čítač do stavu 2 (obr. 2a). Jsou-li nastavovány meze zápisové plochy, pak stiskěffi příslušného tlačítka Tl, T2 vznikne na startovacím výstupu 271 obvodu ONM nastavení mezí signál, který způsobí pres druhý nulovací vstup 149 příznakového obvodu KONEC ukončení aproxima14The specified input shift registers. At the same time, the output 242 of the contact circuit SO is set according to the form of the new coordinates. Upon completion of the coordinate transmission, the signal from the control output 239 of the contactor circuit SO, applied to the first clock input 140 of the CS counter, puts the counter in state 1 (FIG. 2a), thereby releasing the blocked oscillator BO and blocking input 144 of the QCZ time base circuit. At the end of the data transmission, the limits on the second clock inputs 41, 46 of the input shift register X are the coordinates of x and the second clock input PY 66, 71 of the input shift register Y are the y coordinates of the input shift registers ONM control circuit 296, In the 1-hour pulses state applied to the first clock inputs 40, 49 of the input shift register X, the x coordinate and to the first clock inputs 69, 70 of the input shift register Y are the coordinates of the y coordinate. The entire cycle of the QCZ time base circuit for state 1 then runs idle. Upon completion of the clock base circuit QCZ, a pulse is generated at the fourth control signal output 246 of the control signal decoder PRS, which causes the counter to enter state 2 at the second clock input 141 of the CS counter (FIG. 2a). If the writing area limits are set, then pressing the corresponding button T1, T2 produces a signal at the start output 271 of the ONM circuit that causes a signal through the second reset circuit 149 of the event circuit to end aproxima14

239 540 ce ukončení signálu na výstupu 275 tohoto obvodu a přes první nastavovací vstup 142 čítače CS stavů převede zapojení řídicí jednotky souřadnicového zapisovače z klidového stavu do stavu 1, v němž jsou do vstupních posuvných registrů X souřadnice x a Y souřadnice y uloženy přes sériové vstupy 39, 44. 64, 69 a přes multiplexory MX1, MX2 meze, určené stisknutým tlačítkem TI, T2, jako absolutní souřadnice. Tyto meze jsou generovány na prvním výstupu 260 dekodéru DT taktů v závislosti na. signálu na výstupu 257 obvodu ONM nastavení mezí, jímž je řízen vstup 132 dolní meze dekodéru DT taktů. Ukončením cyklu obvodu OCZ časové základny přechází řídicí jednotky souřadnicového zapisovače rovněž do stavu 2. Ve stavu 2 je nejdříve přepsán obsah výstupního registru VX souřadnice x do hlavního posuvného registru H a obsah výstupního registru VY souřadnice y do pomocného posuvného registru P přes paralelní vstupy 57. 61, 82, 86. Přepis je řízen signálem přivedeným z prvního řídicího výstupu 247 dekodéru PRS řídicích signálů na nastavovací vstupy 58, 62 hlavního posuvného registru H a na nastavovací vstupy 83. 87 pomocného posuvného registru P. Po přepisu je v případě absolutních nových souřadnic xl, yl proveden jejich převod na relativní tvar pomocí odečtení původních souřadnic xo, yo. Relativní tvar je pot pro následnou kontrolu mezí zápisové plochy, prováděnou ve stavu 3 (obr. 2a). Aritmetické operace sčítání a odečítání binárních čísel, uložených v posuvných registrech X souřadnice χ, Y souřadnice y, H a P umožňují dvě úplné binární sčítačky SX souřadnice x a SY souřadnice y, doplněné o klopný obvod PRX přenosu v souřadnici x a klopný obvod PRY přenosu v souřadnici y pro realizaci přenosu při sériově prováděných aritmetických jgf239 540 ce terminates the signal at output 275 of this circuit and, via the first set-up input 142 of the CS status counter, transfers the CMR controller from idle to state 1, where the x-coordinates and the y-coordinates are stored through the serial inputs 39 , 44. 64, 69, and over the multiplexers MX1, MX2 the limits determined by the pushed button T1, T2 as absolute coordinates. These limits are generated at the first output 260 of the DT clock decoder depending on. a signal at the output 257 of the ONM setting circuit, which controls the lower limit input 132 of the clock decoder DT. At the end of the OCZ circuit of the time base, the coordinate recorder controllers also goes to state 2. In state 2, the contents of the output register VX of the x coordinate are first transcribed and the contents of the output register VY of the y coordinate are transferred to the auxiliary shift register P through parallel inputs 57. 61, 82, 86. The transcription is controlled by a signal input from the first control output 247 of the control signal decoder PRS to the setting inputs 58, 62 of the main shift register H and to the setting inputs 83. 87 of the auxiliary shift register P. xl, y1 is converted to a relative form by subtracting the original xo, yo coordinates. The relative shape is a sweat for subsequent checking of the writing surface limits performed in state 3 (FIG. 2a). Arithmetic operations of adding and subtracting binary numbers stored in shift registers X coordinate χ, Y coordinate y, H and P allow two complete binary adders SX coordinate x and SY coordinate y, supplemented by a PRX transfer flip at x and a PRY transfer flip at y to realize transmission in series-executed arithmetic jgf

0-peracích a o logické obvody LOA aritmetické jednotky, připojené na vstupy 19, 20 úplné binární sčítačky SX souřadnice x a na vstupy 22, 23 úplné binární sčítačky SY souřadnice y, na něž na základě signálu příslušného stavu čítače CS stavů, přiváděného z dekodéru PS stavů na skupinu stavových vstupů 38 logických obvodů LOA aritmetické jednotky a na základě signálů z výstupů příznakových obvodů SGX znaménka přírůstku na ose x, SGY znaménka přírůstku na ose y, SGXA aproximačního znaménka a XJY vztahu přírůstku jsou přiváděny signály z výstupů příslušných posuvných registrů X souřadnice χ, Y souřadnice y, H a P buň přímé pro sčítání nebo inversní pro odečítání. Počáteční stav klopných obvodů PRX přenosu v souřadnici x a PRY přenosu v souřadnici y je podle prováděné operace nastavován rovněž přes logické obvody0 and per-logic circuits of the LOA arithmetic unit, connected to inputs 19, 20 of the complete binary adder SX coordinate x, and to inputs 22, 23 of the complete binary adder SY coordinate y, based on which the input group 38 of the LOA logic circuits of the arithmetic unit and the signals from the outputs of the SGX flag circuits of the increment sign on the x axis, the SGY increment sign on the y axis, the SGXA approximation sign and the XJY increment relation , Y coordinates of y, H, and P cells are direct for addition or inverse for subtraction. Initial state of the flip-flop PRX transmission in the x coordinate and PRY transmission in the y coordinate is also set via logic circuits according to the performed operation

239 540239 540

LOA aritmetické jednotky na základě signálů z čítače CS stavů a uvedených příznakových obvodů pomocí signálů přivedených na nastavovací vstupy 11, 15 klopných obvodů PRX přenosu v souřadnici x a PRY přenosu v souřadnici y. Výsledkové výstupy 206,LOA arithmetic units based on the signals from the CS state counter and said flag circuits using signals applied to the adjusting inputs 11, 15 of the flip-flops of the PRX transmission at x and the PRY transmission at y. Result outputs 206,

208 úplných binárních sčítaček SX souřadnice x a SY souřadnice y jsou přivedeny na multiplexory MX1, MX2 a MX4, přes něž jsou vedeny na vstupy prvních částí XR1 vstupního posuvného registru X souřadnice x, YR1 vstupního posuvného registru Y souřadnice y a PRI pomocného posuvného registru P. Hodinové vstupy 13.208 complete binary adders SX coordinates x and SY coordinates y are applied to the multiplexers MX1, MX2 and MX4, through which the first XR1 of the input shift register X coordinates x, YR1 of the input shift register Y coordinates y and PRI of the auxiliary shift register P. inputs 13.

klopných obvodů PRX přenosu v souřadnici x, PRY přenosu v souřadnici y jsou řízeny z pátého výstupu 265 dekodéru DT taktů společně s prvními hodinovými vstupy 40, 45, 65, 70, 56, 60, 81, 85 posuvných registrů X souřadnice χ, Y souřadnice y, H a P. Ve stavu 3 je prováděna kontrola, zda nové souřadnice nepřekročí meze zápisové plochy. Pro tento účel jsou pro sčítání obsahů posuvných registrů X souřadnice x a hlavního posuvného registru H, jakož i registru Y souřadnice y a pomocného posuvného registru P vypočteny absolutní souřadnice, které jsou přiváděny na datové vstupy 123. 124 obvodu PREP indikace překročení zápisové plochy, do jehož vstupu 122 mezní hodnoty je přiváděn signál meze zápisové plochy, generovaný na výstupu 268 dekodéru DT taktů.flip-flops of PRX transmission in x coordinate, PRY transmission in y coordinate are controlled from the fifth output 265 of the clock decoder DT together with the first clock inputs 40, 45, 65, 70, 56, 60, 81, 85 shift registers X coordinates χ, Y coordinates y, H, and P. In state 3, a check is made to ensure that the new coordinates do not exceed the writing area limits. For this purpose, the absolute coordinates that are fed to the data inputs 123, 124 of the PREP circuit indicating the write-over exceeded are calculated to sum the contents of the shift registers X and x of the main shift register H as well as the register Y of the coordinate shift register P. 122 of the limit value, a write-write-limit signal generated at the output 268 of the DT clock decoder is supplied.

Při překročeni mezí zápisové plochy je výstupním signálem obvodu PREP indikace překročení zápisové plochy, přivedeným na datový vstup 104 příznakového obvodu RPIS pro řízení pisátka, změněn při přechodu hodinového impulsu na jeho hodinový vstup 105 stav příznakového obvodu RPIS pro řízení pisátka. Tím dojde přes stykové obvody SO ke zvednutí pisátka souřadnicového zapisovače. Výstupním signálem obvodu PREP indikace překročení zápisové plochy, přiváděným na příznakový obvod KONEC ukončení aproximace, je podmíněn vznik signálu na výstupu 275 příznakového obvodu KONEC ukončení aproximace, kterým je nastaven čítač CS stavů do klidového stavu, čímž je ukončena činnost řídicí jednotky. Pokud nejsou meze zápisové plochy překročeny, pak v následujícím stavu 4 (obr. 2b) jsou vypočteny opětovně přírůstky souřadnic, jejichž znaménka jsou uložena do příznakových obvodů SGX znaménka přírůstku na ose x a SGY znaménka přírůstku na ose y v průběhu stavu 5 (obr. 2b). Ve stavu 6 (obr. 2b) je vypočtena a uložena , do vstupních posuvných registrů X souřadnice x a Y souřadnice y absolutní hodnota přírůstk ^ů ld^xl, I4^XV .Současně je porovnána velikost obou absolutních hodnot přírůstků mezi sebou pomocí příznakového obvodu X7Y vztahu přírůstku, v němž je výsledek po16When the write-off limits are exceeded, the output signal of the write-off PREP circuit applied to the write input 104 of the whistle control circuit RPIS changes the state of the whistle control RPIS flag circuit when the clock pulse is transferred to its clock input 105. This raises the coordinate recorder pen through the contact circuits SO. The output signal of the write-over indication PREP circuit supplied to the end of approximation end flag is conditional on the output of the end of the end approximation flag output 275, which sets the CS counter to the idle state, thereby terminating the operation of the control unit. If the writing area limits are not exceeded, in the following state 4 (Fig. 2b) the incremental coordinates are calculated whose signs are stored in the SGX flag circuits of the increment sign on the x-axis and the SGY increment sign on the y-axis during state 5 (Fig. 2b) . In state 6 (Fig. 2b) is calculated and stored in the input shift registers X y coordinates y coordinate value of the absolute gain ⁱⁿ the LD ^x L, I4 .Současně ^X V is compared to the size of the two absolute values of the increments between themselves by a tag circuit relationship X7Y increment in which the result is po16

239 540 rovnání uložen. Pokud jsou přírůstky obou souřadnic totožné a nulové, pak ve stavu 7 (obr. 2b) je ukončena činnost řídicí jednotky souřadnicového zapisovače, protože výstupní signál pří znakového obvodu YNUL nulového obsahu vstuphího posuvného registru Y souřadnice y, přiváděný na druhý podmínkový vstup 152 příznakového obvodu KONEC ukončení aproximace, způsobí.vznik signálu na výstupu·275 tohoto obvodu, jímž je nastaven čítač CS stavů do klidového stavu. Pokud jsou přírůstky totožné a nenulové, pak není ve stavu 7 vykonávána žádná operace. Při rozdílných přírůstcích souřadnic slouží stav 7 k přesunu obsahů vstup nich posuvných registrů X souřadnice x a Y souřadnice y a k výpočtu počátečních podmínek pro vlastní lineární interpolaci tak aby algoritmus interpolace byl kromě ovládání výstupních registrů VX souřadnice x a VY souřadnice y nezávislý na vztahu velikosti obou přírůstků. Menší z obou přírůstků je ve stavu 7 uložen do hlavního posuvného registru H, větší do vstupního posuvného registru Y souřadnice y. Do pomocného posuvného registru P je uložen rozdíl absolutních hodnot obou přírůstků a vstupní po· suvný registr X souřadnice x je vynulován. Vlastní lineární interpolace mezi původními a nově zadanými souřadnicemi'probíhá ve stavu 8 (obr. 2c). Při totožných přírůstcích se mění obsah výstupních registrů VX souřadnice x a VY,souřadnice y, tvořených vratnými čítači, o jednotku podle znamének přírůstků, uložených v příznakových obvodech 3GX znaménka přírůstku na ose x a 3GY znaménka přírůstku na ose y, současně ve výstupních registrech VX souřadnice x a VY souřadnice y v každém úplném cyklu obvodu OCZ časové základny. Hodinové signály pro výstupní registry VX souřadnice x a VY souřadnice y jsou vytvářeny v obvodu PJP jednotkového přírůstku z hodinového signálu, generovaného na druhém řídicím výstupu 248 dekodéru DRS řídicích signálů na základě stavu podmínkových vstupů 95» 96, 97, 98 obvodu PJP jednotkového přírůstku. Současně s generováním jednotkového přírůstku ve výstupních registrech VX souřadnice x a VY souřadnice y je zmenšen obsah vstupního posuvného registru Y souřadnice y o jednotku. Při dosažení nulového obsahu vstupního posuvného registru Y souřadnice y, detekovaného příznakovým obvodem YNUL nulového obsahu vstupního registru Y souřadnice y je interpolace239 540 straightening saved. If the increments of both coordinates are identical and zero, then in state 7 (Fig. 2b), the coordinate recorder control unit is terminated because the output signal at the YNUL character circuit of the zero content of the input shift register Y of the y coordinate input to the second condition circuit 152 The end of the approximation terminates the signal at the output of this circuit, which sets the CS counter to the idle state. If the increments are identical and non-zero, then no operation is performed in state 7. At different coordinate increments, the state 7 is used to move the contents of the shift registers X and the x coordinate y and to calculate the initial conditions for proper linear interpolation so that the interpolation algorithm is independent of the magnitude of both increments. In the state 7, the smaller of the two increments is stored in the main shift register H, the larger in the input shift register Y is the y coordinate. The auxiliary shift register P stores the absolute value difference of both increments and the input shift register X of the x coordinate is reset to zero. The actual linear interpolation between the original and newly entered coordinates' proceeds in state 8 (Fig. 2c). At the same increments, the contents of the output registers VX change the x and VY coordinates, the y coordinate formed by the return counters by one increment sign stored in the 3GX flag circuits of the increment sign on the x axis and 3GY increment sign on the y axis. VY coordinates of y in each complete cycle of the OCZ time base circuit. The clock signals for the output registers VX of the x-coordinates and the y-coordinates of y are generated in the unit increment circuit PJP of the clock signal generated at the second control output 248 of the DRS control signal decoder based on the condition inputs of the unit increment PJP conditions 95, 96, 97, 98. Simultaneously with the generation of the unit increment in the output registers VX of the x coordinate and the Y coordinate of the y coordinate, the content of the input shift register Y of the y coordinate is reduced by one. When the zero shift register Y content is zero, the y coordinate detected by the YNUL flag of the zero register register Y content is y interpolation

Ukončena přechodem čítače CS stavů do klidového stavu. Pokud nejsou přírůstky v obou osách totožné, pak se obsah výstupního registru VX souřadnice x nebo VY souřadnice y, který odpovídá většímu z obou přírůstků, mění o jednotku v každém úplném cyklu ob17Terminated by passing the CS status counter to the idle state. If the increments in both axes are not identical, then the content of the output register VX of the x coordinate or the VY coordinate of y that corresponds to the larger of the two increments is changed by one in each complete cycle.

239 540 vodu QCZ časové základny podle znaménka přírůstku, uloženého v příznakovém^ obvodu SGX znaménka přírůstku na ose x nebo SGY znaménka přírůstku na ose y. Obsah druhého výstupního registru VX souřadnice x nebo VY souřadnice y se mění o jednotku pouze v případě záporného obsahu vstupního posuvného registru X souřadnice x. Při záporném obsahu vstupního posuvného registru X souřadnice x se k jeho obsahu připočte obsah pomocného posuvného registru P, jinak se odečítá obsah hlavního posuvného registru Η. V každém cyklu obvodu QCZ časové základny se pak zmenšuje o jednotku obsah vstupního posuvného registru Y souřadnice y. Interpolace je ukončena v okamžiku, kdy je příznakovým obvodem YNUL nulového obsahu vstupního posuvného registru Y souřadnice y zjištěn nulový obsah vstupního posuvného registru Y souřadnice y. Řídicí jednotka souřadnicového zapisovače pak přejde do klidového stavu. Obsah výstupních registrů VX souřadnice x a VY souřadnice y je převáděn na analogový signál pomocí číslicově-analogových převodníků D/Ax pro souřadnici x a D/Ay pro souřadnici y.239 540 water base QCZ according to the increment sign stored in the SGX flag circuit of the increment sign on the x-axis or the SGY increment sign on the y-axis. The contents of the second output register VX of the x coordinate or the VY coordinate of the y coordinate are changed by one only if the negative content of the input shift register X is negative. If the input shift register X is negative, the content of the auxiliary shift register P is added to its content, otherwise the content of the main shift register Η is subtracted. In each cycle of the time base circuit QCZ, the y-coordinate input shift register Y is then reduced by one. The interpolation is terminated when the zero Y content of the input shift register Y of the y coordinate is detected as zero of the input shift register Y of the y coordinate. The coordinate recorder control unit then enters the idle state. The contents of the output registers VX of the x coordinate and the VY of the y coordinate are converted to an analog signal using digital-to-analog converters D / Ax for the x coordinate and D / Ay for the y coordinate.

Vynálezu lze použít jako řídicí jednotky souřadnicového zapisovače pro připojení na číslicový počítač.The invention can be used as coordinate recorder controllers for connection to a digital computer.

Claims

SUBJECT OF THE INVENTION

239 540

Wiring of coordinate recorder control unit with shift registers, output coordinate registers, contact circuits, blocked oscillator and digital-to-analog converters, characterized in that the output (202) of the first multiplexer (MX1) is connected to the serial input (39) of the first part (XR1) of the input shift register (X) of the x coordinate, to the flag input (111) of the approximation sign (SGXA), to the data input (118) of the x coordinate of the incremental relationship (X? Y) and to the data input (123) x coordinate x (PREP) of the write-over indication, whose output (255) is connected to the tag input (104) data input (104) of the pen drive and to the first tag input conditional input (151), exit approximation, output ( 201) of the second multiplexer (MX2) is connected to the serial input (64) of the first part (YR1) of the input shift register (Y) of the y coordinate, on the data flag input (119) of the incremental relationship flag (y?) of the incremental relationship, to the data input (124) of the y coordinate (PREP) of the write-over indication, and to the flag input (137) of the zero shift register (Y) the y coordinate whose output (270) is coupled to the second condition input (152) of the end of the approximation termination flag, the direct serial output (215) of the first part (XR1) of the input shift register (X) of the x coordinate is connected to a serial input (44) of the second portion (X? Y) of the input shift register (X) of the x coordinate whose direct serial output (217) is connected to the third input (51) of the third multiplexer (MX3) and to the data input (113) of the tag circuit (SGX) increment sign on the x-axis and whose inverse output (216) is connected to the eighth input (32) of the logic circuit (LOA) of the arithmetic unit, the direct serial output (223) of the first part (YR1) of the input the y-coordinate shift register (Y) is coupled to the serial input (69) of the second portion (YR2) of the y-coordinate input shift register (Y) whose direct serial output (224) is connected to the seventh logic circuit (LOA) arithmetic input (31) units, to the fourth input (52) of the third multiplexer (MX3), and to the data input (115) of the tag circuit (SGY) increments on the y axis and whose inverse output (225) is connected to the sixth logical circuit (LOA) input (30) units, the group of parallel inputs (42) of the first part (XR1) of the input shift register (X) of the x coordinate, the group of parallel inputs (47) of the second part (XR2)

239 540 input shift register (X) coordinate x, group of parallel inputs (67) first part (YR1) input shift register (Y) coordinate y and group of parallel inputs (72) second part (YR2) input shift register (Y) coordinate y are connected and form a group of wiring data inputs (301), a group of data outputs (237) of contactor circuits (SO) simultaneously forming a group of wiring data outputs (311), a group of control inputs (100) of contactor circuits (SO) forming a group of control inputs 302) the wiring, the output (244) of the contactor circuit (SO) to control the whistle simultaneously form the wiring output (312), the conditional input (101) of the contactor circuit (30) simultaneously form the wiring control input (303), the first control output (238) y of the contact circuits (SO) is connected to the setting input (68) of the first part (YR1) of the input shift register (Y) of the y coordinate, while their second the y coordinate control output (239) is coupled to the set input (73) of the second portion (YR2) of the y-coordinate input shift register (Y), the write circuit setting (103) of the RPIS tag circuit, and the first clock input (140) states), the first control output (240) of the x-coordinate circuit (SO) is connected to the setting input (43) of the first part (XR1) of the input shift register (X) of the x-coordinate and to the first reset circuit (148) of the (EXIT) termination of approximation, while their second x-coordinate output (241) is connected to the setting input (48) of the second part (XR2) of the x-coordinate input shift register (X), the output (242) of the contactor of the entered coordinates is connected to the condition input (130) of the status decoder (DS) whose group of outputs (258) is connected to the status input group (126) of the ONM limit setting circuit, to the control group inputs (5) of the second multiplexer (MX2), to the group of control inputs (6) of the first multiplexer (MX1), to the group of status inputs (38) of the logic circuits (LOA) of the arithmetic unit, to the group of control inputs (54) of the third multiplexer (MX3) ), to the group of control inputs (74) of the fourth multiplexer (MX4), to the group of status inputs (107) of the decoder (DR3) of the control signals, to the group of reset signals (112) of the approximation sign (3GXA) ) of the incremental relationship flag (X7Y), to the write-over-circuit (PREP) group of reset inputs (125), and to the flag-state group (YNUL) zero input shift register (Y) zero input state (139), zero output

239 S40 (243) of contactor circuits (SO) is connected to the ON setting limit (ONM) of the limit setting circuit (ONM), to the end of approximation termination flag (END) setting input (147) of the output register (VX) coordinates x and to the reset input (94) of the output register (VX) coordinates y, the input (127) of the ONM limit setting for the write-down lower limit is connected via the first button (Tl) to zero potential, while its input (128) for setting the upper limit of the write surface is connected via the second push button (T2) to zero potential, the output (256) of the circuit (ONM) for setting the input register control is connected to the second clock input (41) of the first part (XR1) X) coordinates x, to the second clock input (46) of the second portion (XR2) of the input shift register (X) of the x coordinate, to the second clock input (66) of the first portion (XR1) of the input shift register (Y) of the coordinate ice y and to the second clock input (71) of the second part (YR2) of the input shift register (Y) of the y coordinate, the output (257) of the ONM limit setting is connected to the lower limit input (132) of the decoder (DT) clock, the output setting circuit (ONM) start (271) of the limit setting circuit is connected to the write circuit reset (106) of the write circuit (RPIS), to the first setting input (142) of the status counter (CS) and to the second reset input of $ 149). end of approximation, the first logic circuit (LOA) output (209) of the arithmetic unit is connected to the first input (19) of the complete binary adder (SY) of the y coordinate, while their second output (210) is connected to the second input (20) ) a complete binary adder (SY) of the y coordinate whose transmission output (205) is connected to the data input (12) of the flip-flop (PRY) transmission in the y coordinate, the third output (211) of logic circuits (LOA) of the arithmetic unit connected to the first input (22) of the complete binary adder (SX) of the x-coordinate, while their second output (212) is connected to the second input (23) of the complete binary adder (SX) of the x-coordinate the flip-flop (PRX) input (16) in the x coordinate, the fifth logic circuit (LOA) output (213) of the arithmetic unit is connected to the flip-flop (PRX) setting input (15) at the x coordinate whose data output (204) ) is connected to the transmission input (24) of the complete binary adder (SX) of the x coordinate, the sixth output (214) of the logic circuitry (LOA) of the arithmetic unit is connected to the adjusting input (11) of the transfer flip-flop (PRY) output (203) is connected to input (21)

239 540 transmission of the complete binary adder (SI) of the y coordinate, the resulting output (206) of the complete binary adder (SY) of the y coordinate is connected to the second and fourth inputs (2,4) of the second multiplexer (MX2). connected to zero potential, the resulting output (208) of the complete binary adder (SX) of the x coordinate is connected to the fourth input (10) of the first multiplexer (MX1) and to the third and fourth inputs (78,79) of the fourth multiplexer (MX4) (226) is coupled to the serial input (80) of the first portion (PRI) of the auxiliary shift register (P), the first control output (247) of the control signal decoder (DRS) is coupled to the set input (83) of the first register (P), to the setting input (87) of the second part (PR2) of the auxiliary shift register (P), to the setting input (58) of the first part (HR1) of the main shift register (H) and to the setting input (62) of the second part (HR2) main sliding register (H), the second control output (248) of the control signal decoder (DRS) is connected to the clock input (99) of the unit increment switch circuit (PJP), while its third control output (249) is connected to the clock input (114) of the flag SGX increment on the x-axis increment and on the y input (116) of the y incremental flag (SGY) increment whose output (252) is coupled to the tenth logic circuit (LOA) arithmetic unit input (34) and the third conditional The unit incremental switching circuit (PJP) V3tup (97), the fourth control output (246) of the control signal decoder (246) is connected to the second clock input (141) of the status counter (C3), whose group of outputs (272) is connected to the status group inputs (31) of the status decoder (D3), wherein one of the group of outputs (272) is further connected to a blocking input (144) of the time base circuit (OCZ) and to a blocking input (145) b1 a windowed oscillator (ΒΌ) whose output (274) is connected to the input (146) of the time base circuit (OCZ), the output group (273) of the time base circuit (OCZ) is connected to the input group (133) of the clock decoder (DT) whose clock output group (259) is coupled to the control signal decoder (DRS) clock input group (108), the clock decoder (DT) clock output (260) output (260) is coupled to the third input (3) of the second multiplexer (MX2) and to a third input (9) of the first multiplexer (MX1) whose first and second inputs (7,8) are connected to zero potential, the first output (261) of the clock decoder (DT) is connected to the clock input (105) of the tag circuit (105). RPIS) for controlling a whistle whose output (245) is connected to the conditional input (102) of the contactor circuits (30), the second

239 540 of the clock decoder (DT) output (262) is connected to the reset (14) flip-flop input (14) of the y coordinate, to the reset (18) flip-flip (PRX) reset input (18) of the x coordinate, and to the set input (138) the zero shift of the input shift register (Y) of the y coordinate (YNUL) flag, the third output (263) of the clock decoder (DT) is connected to the clock input (117) of the increment relation flag (X? Y), clock input (121) circuit (PREP) indication of write-overs exceeded, and the clock input (136) of the tag circuit (YNUL) of the zero content of the input shift register (Y) of the y coordinate, the fourth output (264) of the clock decoder (DT) is connected to the clock input (37) arithmetic unit (LOA), while its fifth output (265) is connected to the clock input (13) of the flip-flop (PRY) transmission at y, to the clock input (17) of the flip-flop (PRX) of transmission at x, to the first h the input (40) of the first part (XR1) of the input shift register (X) of the x coordinate, to the first clock input (45) of the second part (XR2) of the input shift register (X) of the x coordinate, to the first clock input (65) of the first part YR1) of the y-coordinate input shift register (Ϊ), to the first clock input (70) of the second yog part (YR2) of the y-coordinate input shift register (Y), to the first clock input (56) of the first master shift register (HR1) , to the first clock input (60) of the second part (HR2) of the main shift register (H), to the first clock input (81) of the first part (PRI) of the auxiliary shift register (P), and to the first clock input (85) of the second part (PR2) auxiliary shift register (P), the sixth output (266) of the clock decoder (DT) is connected to the first clock input (109) of the approximation sign (SGXA) circuit, whose output (250) is connected to the twelfth logical circuit input (36) (LOA) arithmetic units , the eighth output (267) of the clock decoder (DT) is connected to the second clock input (110) of the approximation sign (SGXA) circuit, while its write-limit output (268) is coupled to the perimeter limit input (122) (PREP) indication of write plophy exceeded, the seventh clock decoder (DT) output (269) is connected to the clock terminal (150) of the end of approximation termination circuit (output), whose output (275) is connected to the second counter input (143) of the counter ( CS) states, the output (218) of the third multiplexer (MX3) is connected to the serial input (55) of the first part (HR1) of the main shift register (H), whose direct serial output (219) is connected to the serial input (59) of the second part (HR2) heads23

239 540 of the shift register <H), the direct serial output (220) of the second part (HR2) of the main shift register (H) is connected to the fourth input (28) of the logic circuits (LOA) of the arithmetic unit and to the first and second inputs 50) of the third multiplexer (MX3), while its inverse serial output (221) is connected to the third input (27) of the logic circuits (LOA) of the arithmetic unit, the direct serial output (227) of the first part (PRI) of the auxiliary shift register (P) connected to the serial input (84) of the second part (PR2) of the auxiliary shift register (P), whose direct serial output (228) is connected to the first and second inputs (76, 77) of the fourth multiplexer (MX4) and to the second input (26) (LOA) of arithmetic unit, inverse serial output (229) of second part (PR2) of auxiliary shift register (P) is connected to first input (25) of logic circuit (LOA) of arithmetic unit, symptom circuit output (251) ) signs and the increment on the x-axis is coupled to the eleventh logic circuit input (35) of the arithmetic unit (LOA) and to the fourth conditional input (98) of the unit increment (PJP) circuit, the first output (253) of the incremental relationship flag (253). connected to the ninth input (33) of the logic circuit (LOA) of the arithmetic unit, to the second input (96) of the unit increment (PJP), and to the second condition input (135) of the flag circuit (YNUL) , the second incremental relationship flag (X? Y) output (254) is connected to the eighth logic circuit (LOA) input (29) of the arithmetic unit, to the third multiplexer (MX3) control input (53), to the fourth control input (75) multiplexer (MX4), to the first conditional input (95) of the unit increment (PJP) circuit, and to the first conditional input (134) of the flag circuit (YNUL) of the zero offset shift register (Y) coordinate ice y, the first unit increment clock (233) output (233) is connected to the input (88) of the forward output register (VX) of the x coordinate, the second unit increment clock (PJP) output (234) is connected to the input (89) counting back the output register (VX) of the x coordinate whose group of parallel outputs (230) is connected to the group of parallel inputs (57) of the first part (HR1) of the main shift register (H) to the group of parallel inputs (61) of the second part (HR2) of the main shift register (H) and to the group of data inputs (63) of the digital-to-analog converter (D / Ax) for the x coordinate, whose analog output (222) simultaneously constitutes the analog output (313) of the wiring for the x coordinate

239 540 the third unit increment clock (235) output (PJP) is connected to the input (92) of the forward output register (VY) coordinate y, the fourth unit increment clock (PJP) output (236) is connected to the input (92) 93) counting back the output register (VY) of the y coordinate whose group of parallel outputs (232) is connected to the group of parallel inputs (82) of the first part (PRI) of the auxiliary shift register (P) to the group of parallel inputs (86) of the second part PR2) an auxiliary shift register (P) a to a group of data inputs (91) of a digital-analogue converter (D / Ay) for the y coordinate, whose analog output (231) simultaneously constitutes the analog output (314) of the wiring for the y coordinate.