CS241293B1

CS241293B1 - Multiplex Channel Memory Connection

Info

Publication number: CS241293B1
Application number: CS848358A
Authority: CS
Inventors: Jiri Toman; Pavel Vebr
Original assignee: Jiri Toman; Pavel Vebr
Priority date: 1984-11-05
Filing date: 1984-11-05
Publication date: 1986-03-13
Also published as: CS835884A1

Abstract

Řešeni se týká zapojeni paměti pro multiplexní kanál počítačů. Odstraňuje se jim původní feritová pamět s velkou spotřebou elektrické energie a malou funkční spolehlivostí, přičemž je zachováno původní připojení vstupů a výstupů s počítačem. Jeho podstata spočívá v zapojeni řídícího generátoru, na jehož vstup jsou přivedeny signály zápis, C2 a start, přivedené z počítače. Dále adresního registru, na jehož vstup je přiveden signál start a signály vstupy adresy z počítače. Výstupy z řídicího generátoru a adresního registru jsou přivedeny na informační registr, na jehož vstup jsou také přivedeny vstupní data z počítače. Informační registr je připojen na multiplexní kanál počítače. Řešení lze využít u počítačů.The solution concerns the connection of memory for the multiplex channel of computers. The original ferrite memory with high power consumption and low functional reliability is removed, while the original connection of inputs and outputs with the computer is maintained. Its essence lies in the connection of a control generator, to whose input are supplied the write, C2 and start signals, supplied from the computer. Furthermore, an address register, to whose input is supplied the start signal and the address input signals from the computer. The outputs from the control generator and the address register are supplied to the information register, to whose input the input data from the computer is also supplied. The information register is connected to the multiplex channel of the computer. The solution can be used in computers.

Description

(54)(54)

TOMAN JlRl;TOMAN JlR1;

VfiBR PAVEL, BRNOVfiBR PAVEL, BRNO

Zapojeni paměti multiplexniho kanáluMultiplex channel memory connection

Řešeni se týká zapojeni paměti pro mul tiplexní kanál počítačů. Odstraňuje se jim původní feritová pamět s velkou spotřebou elektrické energie a malou funkční spolehlivostí, přičemž je zachováno původní připojení vstupů a výstupů s počítačem. Jeho podstata spočívá v zapojeni řídícího generátoru, na jehož vstup jsou přivedeny signály zápis, C2 a start, přivedené z počítače. Dále adresního registru, na jehož vstup je přiveden signál start a signály vstupy adresy z počítače.The solution relates to the connection of memory for a multi-channel computer channel. They remove the original ferrite memory with high power consumption and low functional reliability, while maintaining the original I / O connection with the computer. Its essence is based on the connection of a control generator, to which input the input signals C2, and start, brought from the computer. Furthermore, the address register to which the start signal is input and the address input signals from the computer.

Výstupy z řídicího generátoru a adresního registru jsou přivedeny na informační registr, na jehož vstup jsou také přivedeny vstupní data z počítače. Informační registr je připojen na multiplexní kanál počítače. Řešení lze využít u počítačů.Outputs from the control generator and address register are fed to the information register, to which input data is also fed from the computer. The information register is connected to the multiplex channel of the computer. The solution can be used with computers.

241 293 “2,241 293241,293 “2,241,293

Vynález se týká zapojení paměti pro multiplexní kanál počítačů.The invention relates to a memory connection for a multiplex channel of computers.

Od každého nově vytvářeného zapojení, například jako v tomto případě paměti pro multiplexní kanál, se očekává, že bude oproti stávajícím řešením jednoduššího provedení a přitom funkčně spolehlivého. Jednoduchost má sebou přinášet nejen celkově jednodušší řešení spočívající také ve snížení počtu použitých součástí, ale kromě toho i snížení pracnosti při výrobě^a tím i ekonomických nákladů a spotřeby elektrické energie.Any newly created circuitry, such as in this case multiplex channel memory, is expected to be simpler and functionally reliable than existing solutions. Simplicity is to bring not only an overall simpler solution consisting of a reduction in the number of components used, but also a reduction in manufacturing effort and thus in economic costs and electricity consumption.

Převážná většina pamětí používaných ve 3. generaci počítačů pro multiplexní kanály jsou vytvořeny jako feritové paměti. Vlastní feritová paměťová matice společně s posledním stupněm dekódování a s tvarovači zápisového proudu tvoří jeden kompaktní blok.The vast majority of memories used in 3rd generation multiplex channel computers are designed as ferrite memories. The actual ferrite memory matrix together with the last decoding stage and the write stream formers form one compact block.

Ten je připojen k dalším blokům multiplexního kanálu, jako dekodéru, tvarovači zápisového proudu, paměťovému bloku a čtecímu zesilovači. Ukázalo se, že takové obvody jsou složitějšího provedení, u nichž se projevuje velká spotřeba elektrické energie a malá funkční spolehlivost. Ta je způsobena značnou citlivostí na kolísání napájecího napětí a teploty a špatnou kvalitou použitých součástí, zvláště diod na posledním stupni dekodérů. Malá spolehlivost těchto pamětí je také dána mechanickou konstrukcí paměti. Vlastni feritový paměťový blok a poslední stupeň dekódování a tvarovačů, jako nejporuchovějáí části paměti jsou vyrobeny jako jeden nerozebiratelný blok. To znamená, že případná výměna vadné součástky nebo jiná oprava je značně zdlouhavá a pracná a je také spojena se značným rizikem vzniku dalších poruch způsobených tímto zapojením.This is connected to other multiplex channel blocks, such as a decoder, write stream former, memory block, and read amplifier. Such circuits have proven to be of more complex design, which exhibits high power consumption and low functional reliability. This is due to the high sensitivity to voltage and temperature fluctuations and the poor quality of the components used, especially the diodes at the last stage of the decoders. The low reliability of these memories is also given by the mechanical construction of the memory. They possess a ferrite memory block and the last stage of decoding and formers, as the most flawed parts of the memory are made as one non-detachable block. This means that any replacement of a faulty component or other repair is time-consuming and laborious, and is also associated with a significant risk of further failure due to this wiring.

241 293241 293

Tyto nevýhody v podstatě odstraňuje zapojení paměti multiplexnlho kanálu podle tohoto vynálezu, jehož podstata spočívá v tom, že výstup počítače pro signál ZÁPIS je připojen na první vstup řídicího generátoru, výstup počítače pro impuls synchronizace C2 je připojen na druhý vstup řídicího generátoru a výstup počítače pro signál START je připojen jednak na třetí vstup řídícího generátoru, jednak na první vstup adresniho registru, zatímco nultý až devátý výstup počítače pro signál VSTUP ADREST jsou připojeny na druhý vstup adresniho registru, kdežto výstup z řídicího generátoru pro signál ČTENÍ/ZÁPIS je připojen na první v«tup informačního registru, nultý až devátý výstup z adresniho registru jsou připojeny na druhý až dvanáctý vstup informačního registru a desátý až čtyřfaátfeátý výstup počítače pro signál VSTUPNÍ DATA jsou připojeny na třináctý až čtyřicátýsedmý vstup informačního registru, přičemž nultý až třicátýpátý výstup .informačního registru jsou připojeny na multiplexní kanál počítače.These drawbacks are substantially eliminated by the multiplex channel memory circuit of the present invention, wherein the computer output for the WRITE signal is connected to the first input of the control generator, the computer output for the C2 sync pulse is connected to the second input of the control generator the START signal is connected both to the third input of the control generator and to the first address register input, while the 0 to 9th computer output for the ADREST INPUT signal is connected to the second address register input, while the output from the control generator for the READ / WRITE signal is connected to the first in the information register, the zero to ninth output of the address register are connected to the second to twelfth input of the information register, and the tenth to fourphase output of the computer for the INPUT DATA signal are connected to the thirteenth to forty-seventh input of the information register. whom register, with zero to thirty-fifth .informačního output register are connected to a multiplex channel of the computer.

Výhoda tohoto zapojení spočívá v jednodušším uspořádání zapojení prostřednictvím polovodičových součástí. Původní feritová pamět je tím zcela odstraněna, přičemž je zachováno původní připojení vstupů a výstupů s počítačem. Kromě toho je podstatným přínosem mnohonásobně vyšší spolehlivost zapojení, jeho snadná opravitelnost a což je důležité malá spotřeba elektrické energie.The advantage of this circuit is that the circuit is simplified by means of semiconductor components. The original ferrite memory is thereby completely removed, while maintaining the original I / O connection with the computer. In addition, the reliability of the wiring, its repairable and its low power consumption are many times more important.

Příklad provedení zapojení paměti multiplexního kanálu podle vynálezu je vyobrazen na přiloženém výkrese.An exemplary embodiment of a multiplex channel memory connection according to the invention is shown in the attached drawing.

Výstup 01 počítače pro signál ZÁPIS je připojen na první vstup 1. řídícího generátoru ŘG, výstup 02 počítače pro impuls synchronizace C2 je připojen na druhý vstup 2 řídicího generátoru ŘG a výstup 03 počítače pro signál START je připojen na třetí vstup 3 řídícího generátoru ŘG a současně na první vstup 1_ adresniho registru AR. Nultý až devátý ‘výstup 00 - 09 počítače pro signály VSTUP ADRESY jsou připojeny na druhé vstupy 2 adresniho registru AR. Výstup 01 řídícího generátoru ŘG pro signál ČTENÍ/ZÁPIS je připojen na první vstup 1 informačního registru IR. Nultý až devátý výstup 00-09 adresniho registru AR je připojen na druhý až dvanáctý 2-12 vstup informačního registru IR. Desátý až čtyřifcátýpátý výstup 010 - 045 počítače pro signály VSTUPNÍ DATA jsou při- 4 241 293 pojeny na třináctý až čtyřicátýsedmý 13-47 vstup informačního registru IR. Nultý až třicátýpátý 00-35 výstup informačního registru IR jsou připojeny na neznázorněný multiplexní kanál počítače.The computer output 01 for the WRITE signal is connected to the first input of the CG control generator, the computer output 02 for the C2 synchronization pulse is connected to the second input of the RG control generator and the computer output 03 for the START signal is connected to the third input 3 of the RG control generator. at the same time to the first input 7 of the address register AR. Zero to ninth ‘output 00 - 09 of the computer for ADDRESS INPUT signals are connected to the second inputs 2 of address register AR. The output 01 of the control generator RG for the READ / WRITE signal is connected to the first input 1 of the IR information register. The zero to ninth output 00-09 of the address register AR is connected to the second to twelfth 2-12 inputs of the IR information register. Computer tenth to twenty-fourth output 010 - 045 for INPUT DATA signals are coupled to the 42 th to 37 th 13-47 input of the IR information register. The 0 to 35th 00-35 outputs of the IR information register are connected to a multiplexed computer channel (not shown).

Při funkci je od spolupracujícího zařízení počítače vyslána do paměti na vstupy 2 adresního registru AR a krom A toho v případě zápisu do paměti na vstupy 13-47 informačního registru IR zápisová informace. Nato je na vstup řídícího generátoru ŘG společně s některým impulsem synchronizace C2 vyslán signál STaRT a v pří pádě zápisu ještě signál ZÁPIS.In operation, the write-in information is sent from the cooperating device of the computer to the inputs 2 of the address register AR and, in addition, in the case of writing to the inputs 13-47 of the information register IR. Then, a STaRT signal is sent to the input of the control generator GG together with a C2 synchronization pulse and, in the case of writing, a WRITE signal.

Náběžnou hranou signálu START se adresa přepíše do adresního registru AR a odtud se posílá na vlastní pamětové obvody. Tím jsou splněny všechny nutné podmínky pro čtení a tak se na výstupu informačního registru IR objeví čtená informace.By the rising edge of the START signal, the address is rewritten into the address register AR and from there it is sent to its own memory circuits. This fulfills all the necessary conditions for reading and thus the read information appears at the output of the IR information register.

Při zápisu informace se popsaná činnost opakuje, v níž se dále náběžnou hranou impulsu synchronizace C2 přepíše signál ZÁPIS do jednobitového registru, kde se zapamatuje. Odtud se po skončení impulsu synchronizace C2 vede na pamětové obvody jako zápisový impuls, takže se zapisovaná informace přepíše do paměti a zároveň se tato informace objeví i na výstupech informačního registru IR. Následující impuls synchronizace C2, protože není doprovázen signálem ZÁPIS, vynuluje jednobitový registr, čímž pomine zapisovací impuls a zapisovaná informace zůstane zapsána v paměti.When the information is written, the described operation is repeated, in which the write edge of the C2 synchronization pulse is further rewritten by the WRITE signal into a one-bit register where it is stored. From there, after the C2 synchronization pulse is completed, it is passed to the memory circuits as a write pulse, so that the written information is written to the memory and at the same time this information also appears on the outputs of the IR information register. The subsequent C2 synchronization pulse, because it is not accompanied by a WRITE signal, resets the one-bit register, thereby passing the write pulse and the written information remains in the memory.

Claims

SUBJECT OF THE INVENTION

Connection of multiplex channel memory connected to computer outputs for WRITING signals, C2 synchronization pulse, START,

ADDRESS INPUT and INFORMATION INPUT, characterized in that the computer output for the WRITE signal is connected to the first input (1) of the control generator (RG), the computer output for the synchronization pulse C2 is connected to the second input (2) of the control generator (RG) and the computer output for the START signal is connected both to the third input (3) of the control generator (µG) and to the first input (1) of the address register (AR), while the zero to ninth (00-09) computer output for the ADDRESS INPUT signal to the second input (2) of the address register (AR), while the output (01) of the control generator (RG) for the READ / WRITE signal is connected to the first input (1) of the information register (IR), zero to ninth output (00-09) ) from the address register (AR) are connected to the second through twelfth (2-12) input of the information register (IR) and the tenth through. The computer's forty-fifth (010-045) INPUT DATA signal is connected to the thirteenth to thirty-seventh (13-47) information register (IR) input, with the zero to thirty-fifth (00-35) output of the acknowledgment register (IR) connected to the multiplex channel computers.