CS242048B1

CS242048B1 - Wiring a circuit to place a new block in the cache

Info

Publication number: CS242048B1
Application number: CS8410247A
Authority: CS
Inventors: Josef Kelbler
Original assignee: Josef Kelbler
Priority date: 1984-12-21
Filing date: 1984-12-21
Publication date: 1986-04-17
Also published as: CS1024784A1

Abstract

Řešení se týká oboru počítačové techniky a řeší problémy snížení nákladů na operační procesor počítače. Tento problém je řešen tak, že obvod pro umístění nového bloku do paměti Cache je realizován řízeným čítačem modulo 2, který pracuje jeho pseudonáhodný generátor. Hodnota tohoto čítače určuje do které poloviny paměti Cache se bude nový blok nahrávat.The solution relates to the field of computer technology and solves the problems of reducing the cost of the computer's operating processor. This problem is solved in such a way that the circuit for placing a new block in the Cache memory is implemented by a controlled modulo 2 counter, which operates its pseudo-random generator. The value of this counter determines which half of the Cache memory the new block will be loaded into.

Description

Vynález se týká zapojení obvodu pro umístění nového bloku do rychlé vyrovnávací paměti, dále jen paměti Cache.The invention relates to a circuit for placing a new block in a cache, hereinafter referred to as Cache memory.

Dosavadní známá zapojení obvodů pro umístění nového bloku z hlavní paměti do rychlé vyrovnávací paměti, paměti Cache, používala algoritmus LRU — Least recentiy ušed — případně FIFO — First in — first out, pro umístění nového bloku. Realizace těchto algoritmů je poměrně náročná na technické prostředky. U každého rámu bloku je nutné uchovávat informaci LRU, případně FIFO. Navíc jsou zapotřebí obvody pro generaci zapisovacího signálu do této paměti LRU, případně FIFO.Previously known circuitry for placing a new block from main memory into cache, Cache memory, used the algorithm LRU - Least recentiy ušed - or FIFO - First in - first out, for placing a new block. Implementation of these algorithms is quite demanding on technical resources. It is necessary to store LRU or FIFO information for each block frame. In addition, circuits are required to generate a write signal to this LRU or FIFO memory.

Tyto nevýhody odstraňuje zapojení obvodu pro umístění nového bloku do rychlé vyrovnávací paměti, jehož podstata spočívá v tom, že blokovací vstup celého obvodu je spojen s blokovacím vstupem čítače, jehož výstup je spojen jak s výběrovým vstupem levé poloviny paměti Cache, tak se vstupem invértoru, jehož výstup je spojen s výběrovým vstupem pravé poloviny paměti Cache, zatímco výstup datového registru je spojen s datovým vstupem levé poloviny paměti Cache a s datovým vstupem pravé poloviny paměti Cache, přičemž hodinový vstup celého obvodu je spojen jak s hodinovým vstupem čítače, tak s hodinovým vstupem levé poloviny paměti Cache a s hodinovým vstupem pravé poloviny paměti Cache.These drawbacks are overcome by the caching circuit for a new block, which is based on the blocking input of the entire circuit being connected to the blocking input of the counter, the output of which is connected to both the left half of the cache and the inverted input, whose output is coupled to the right half of the cache memory, while the data register output is coupled to the left half of the cache memory and the right half of the cache memory, while the clock input of the entire circuit is connected to both the counter clock input and the clock input. the left half of the cache and with the clock input of the right half of the cache.

Na připojeném výkresu je znázorněn příklad zapojení obvodu pro umístění nového bloku do rychlé vyrovnávací paměti.The attached drawing shows an example of a circuit for placing a new block in the cache.

Blokovací vstup 6 celého obvodu je spojen s blokovacím vstupem čítače 1, jehož výstup 11 je spojen jak se vstupem invertoru 2, tak s výběrovým vstupem levé poloviny paměti Cache 3. Výstup 21 invértoru 2 je spojen s výběrovým vstupem pravé poloviny paměti Cache 4. Datové vstupy levé poloviny paměti Cache 3 i pravé poloviny paměti Cache 4 jsou spojeny s výstupem 51 datového registru 5. Hodinový vstup 7 celého obvodu je spojen s hodinovým vstupem čítače 1, dále s hodinovým vstupem levé poloviny paměti Cache 3 a s hodinovým vstupem pravé poloviny paměti Cache 4.The blocking input 6 of the entire circuit is coupled to the blocking input of the counter 1, whose output 11 is coupled to both the input of the inverter 2 and the select input of the left half of the cache 3. The output 21 of the invertor 2 is coupled to the select input of the right half of the cache 4. the inputs of the left half of the cache 3 and the right half of the cache 4 are connected to the output 51 of the data register 5. The clock input 7 of the whole circuit is connected to the clock input of the counter 1, the clock input of the left half of the cache 3 and the clock input of the right half of the cache 4.

Zapojení podle vynálezu pracuje takto: obvod realizuje algoritmus RAND pro umístění nového bloku do paměti Cache. Algoritmus RAND je řešen pomocí pseudonáhodného generátoru. Pseudonáhodný generátor je tvořen jednobitovým čítačem 1 modulo 2, který v každém cyklu paměti Cache mění svoji hodnotu. V případě nahrávání nového bloku do paměti Cache je čítač 1 zablokován pomocí svého blokovacího vstupu 6. Hodnota čítače 1 pak určuje do které asociativní poloviny paměti Cache se bude nový blok z hlavní paměti nahrávat.The circuit according to the invention operates as follows: the circuit implements a RAND algorithm for placing a new block in the cache memory. The RAND algorithm is solved using a pseudo-random generator. The pseudo-random generator consists of a 1-bit modulo 2 counter that changes its value in each Cache cycle. When a new block is loaded into the cache memory, counter 1 is blocked by its blocking input 6. The value of counter 1 then determines to which associative half of the cache memory the new block will be loaded from the main memory.

Signál, který je přiveden z blokovacího vstupu 6 celého obvodu na blokovací vstup čítače 1, ovládá čítání jednobitového čítače 1, tj. pseudonáhodného generátoru. Čítač 1 čítá pomocí hodin, které jsou přivedeny z hodinového vstupu 7 celého obvodu na hodinový vstup čítače 1. Tyto hodiny jsou také přivedeny na hodinové vstupy levé poloviny paměti Cache 3 a pravé poloviny paměti Cache 4. Ovládací signál z výstupu 11 čítače 1, je přiveden na výběrový vstup levé poloviny paměti Cache 3 a vstup invértoru 2. Po inverzi v invértoru 2 je invertovaný ovládací signál z výstupu 21 invértoru 2 přiveden na výběrový vstup pravé poloviny paměti Cache 4. Data, která mají být nahrána do paměti Cache jsou umístěna v datovém registru 5, odtud jsou přivedena z jeho výstupu 51 na datové vstupy obou polovin pamětí Cache 3, 4. Nahrávání dat do paměti Cache 3, 4 je podmíněno nejen hodinovým signálem z hodinového vstupu 7 celého obvodu, ale také signálem z čítače 1.The signal, which is applied from the blocking input 6 of the entire circuit to the blocking input of the counter 1, controls the counting of the one-bit counter 1, i.e. the pseudo-random generator. Counter 1 counts using clocks that are input from clock input 7 of the entire circuit to clock input of counter 1. These clocks are also input to clock inputs of left half of cache 3 and right half of cache 4. The control signal from counter 11 output 11 is the inverted control signal from the output 21 of invertor 2 is applied to the select input of the right half of the cache 4. After the inversion in invertor 2, the inverted control signal is applied to the select input of the right half of cache 4. The data to be loaded into the cache is stored in the data register 5, from there are brought from its output 51 to the data inputs of both halves of the cache 3, 4. The uploading of data to the cache 3, 4 is conditioned not only by the clock signal from the clock input 7 of the whole circuit but also by the signal from counter 1.

Zapojení obvodu pro umístění nového bloku do rychlé vyrovnávací paměti podle vynálezu má proti známým zapojením výhodu v tom, že šetří technické prostředky.The circuitry for placing a new block in the cache according to the invention has the advantage over the known circuitry in that it saves technical resources.

Zapojení podle vynálezu lze s výhodou použít v počítačích používajících rychlou vyrovnávací paměť, Cache. Λ,The circuitry of the invention can be advantageously used in computers using a cache, cache. Λ,

Claims

Subject

A circuit for placing a new block in the cache, characterized in that the blocking input (6) of the entire circuit is connected to the blocking input of the counter (1) whose output (11) is connected to both the left half of the cache memory (3j). with the input of the invertor (2), the output (21) of which is connected to the selective input of the right half of the cache (4), and the output (51) of the data register (5) is connected to the data input of the left half of the cache (3) a data input of the right half of the cache (4), the clock input (7) of the entire circuit being coupled to both the clock input of the counter (1j) and the clock input of the left half of the cache (3j) to the clock input of the right half of the cache (4).