CS242421B1

CS242421B1 - Memory Controller Connection

Info

Publication number: CS242421B1
Application number: CS844947A
Authority: CS
Inventors: Lubos Zeman; Pravdomil Lang; Petr Rada; Josef Kraus; Vitezslav Blazek; Alois Trhlin
Original assignee: Lubos Zeman; Pravdomil Lang; Petr Rada; Josef Kraus; Vitezslav Blazek; Alois Trhlin
Priority date: 1984-06-28
Filing date: 1984-06-28
Publication date: 1986-05-15
Also published as: CS494784A1

Abstract

Zapojení se týká pamětí a řeší zapojeni řadiče pro vytváření časových signálů. Oasově řízený oscilátor o pevné frekvenci generuje hodiny posuvných registrů, které generují časově posunuté signály. Na základě časově posunutých signálu na výstupech posuvných registrů vytváří kombinační blok jednotlivé řídicí signály pro ovládání pamětových bloků. Zastavení cyklu paměti v koneovém bodě provádí součinový blok. Zapojení se využije ve výpočetní a řídicí technice pro čásování jednotlivých řídicích signálů a pro generování skupin časově posunutých signálů.The connection concerns memories and solves the connection of the controller for generating time signals. A time-controlled oscillator with a fixed frequency generates the shift register clocks, which generate time-shifted signals. Based on the time-shifted signals at the outputs of the shift registers, the combination block creates individual control signals for controlling memory blocks. The memory cycle is stopped at the end point by the product block. The connection is used in computing and control technology for timing individual control signals and for generating groups of time-shifted signals.

Description

Vynález se týká zapojení řadiče památi pero vytváření časových signálů.The invention relates to the wiring of a memory pen controller to generate time signals.

Jsou známa zapojení, která používají pro časování jednotlivých řídicích signálů potřebných pro správnou funkci paměti obvody, se epožňovacími linkami, monostabilní klopné obvody, nebo se pro časování zpoždění průchodu signálu využívá hradel* Používá-li se pro časování posuvný registr, zapojuje se tak, že na začátku cyklu jím začne procházet jednička a když dospěje nakonec cyklus končí* ZpožSovací linky tohoto typu jsou drahé a prostorově náročné* Monostabilní obvody jsou nedostatečně přesné, a vyžadují nastavení podle rozptylu použitých součástek* Časování, které se provádí průchodem hradly je rovněž nepřesné a je závislé na součástkách.Connections are known which use circuits, with latching lines, monostable flip-flops, or gates for timing delay of the signal to timing the individual control signals required for proper memory function. * If a shift register is used for timing, at the beginning of the cycle it starts to pass 1 and when it reaches the end of the cycle * Delay lines of this type are expensive and space-consuming * Monostable circuits are not accurate enough and require adjustment according to the dispersion of the components used component-dependent.

Při časování posuvným registrem je třeba značné délky posuvného registru pro jemné doladění·Significant lengths of the shift register are needed for shift register timing for fine tuning ·

Tyto nedostatky odstraňuje zapojení řadiče paměti podle vynálezu* Podstata vynálezu spočívá v tom, že vstup zapojení je spojen s prvním hradlovacíra vstupem hodinového generátoru, jehož druhý hradlovaoí vstup je spojen s výstupem součinového bloků a s nulovacím vstupem prvního posuvného registru· Datový vstup prvního posuvného registru je spojen se třetím jednotlivým výstupem kombinačního bloku a s negovaným výstupem posledního stupně druhého posuvného registru, jehož přímý výstup je spojen se čtvrtým jednotlivým vstupem kombinačního bloku a se druhým vstupem součinového bloku· První vstup součinového bloku je spojen s prvním jednotlivým vstupem kombinačního bloku a s negovaným výstupem posledního stupně prvníhoThe principle of the invention is that the wiring input is connected to the first gating input of a clock generator whose second gating input is connected to the output of the product blocks and to the reset input of the first shift register · The data input of the first shift register is connected to the third individual output of the combination block and to the negative output of the last stage of the second shift register, the direct output of which is connected to the fourth individual input of the combination block and to the second input of the product block degree first

- 3 242 421 posuvného registru, jehož přímý výstup je spojen se druhým jednotlivým vstupem kombinačního bloku a s datovým vstupem druhého posuvného registru. Hodinový vstup druhého posuvného registru je spojen s výstupem hodinového generátoru a s hodinovým vstupem prvního posuvného registru, jehož hromadný výstup je spojen s prvním hromadným vstupem kombinačního bloku· Druhý hromadný vstup kombinačního bloku je spojen s hromadným výstupem druhého posuvného registru· Hromadný výstup kombinačního bloku je spoj.en s hromadným výstupem zapojení·- 3,242,421 a shift register whose direct output is coupled to the second individual input of the combination block and to the data input of the second shift register. The clock input of the second shift register is connected to the output of the clock generator and the clock input of the first shift register whose collective output is connected to the first collective input of the combination block · The second collective input of the combination block is connected to the collective output of the second shift register. .en with mass output connection ·

Výhodou uspořádání podle vynálezu je, že časování posuvným registrem zvyšuje přesnost, snadné uvedení do chodu a opakovatelnost výroby. Odpadá používání posuvného registru značné délky pro dosažení jemného časového dělení· To proto, že během jednoho cyklu prochází posuvným registrem v první polovině cyklu jednička, která se z negovaného výstupu přivádí zpět na vstup posuvného registru, takže ve druhé polovině cyklu se posuvným registrem posouvá nula· Tak se délka posuvného registru využívá dvakrát a je. možno i při malé délce posuvného registru dosáhnout dostatečně jemného časování· To umožňuje použít zapocení ve všech případech, kde se požaduje na základě pokynů zvenčí cyklické generování skupiny časově posunutých signálů, například pro řízení paměti·An advantage of the arrangement according to the invention is that the timing of the shift register increases accuracy, ease of commissioning and repeatability of production. No need to use a shifting register of considerable length to achieve a fine time division · This is because during one cycle the shifting register passes through the first in the first half of the cycle and returns from the negated output to the shift register input so that Thus, the length of the shift register is used twice and is. a sufficiently fine timing can be achieved even with a small shift register length · This makes it possible to use sweating in all cases where cyclical generation of a group of time-shifted signals is required, eg for memory management, based on outside instructions ·

Příklad zapojení podle vynálezu je znázorněn na připojeném výkresu v blokovém schématu·An example of a connection according to the invention is shown in the attached drawing in a block diagram.

Jednotlivé bloky zapojení je možno charakterizovat takto. Hodinový generátor 1 je krystalem řízený oscilátor o pevné frekvenci· Slouží ke generování hodin posuvných registrů· Oba posuvné registry 2 a 2 3sou vytvořeny z klopných obvodů typu D. Slouží ke generování časově posunutých signálů· Součinový blok £ je vytvořen ze součinového hradla a slouží k zastavení cyklu paměti v koncovém bodě. Kombinační blok 5 je vytvořen z kombinačníchIndividual wiring blocks can be characterized as follows. Clock generator 1 is a crystal controlled oscillator with fixed frequency · Used to generate shift register clocks · Both shift registers 2 and 2 3 are formed from type D flip-flops. Used to generate time shifted signals · The product block £ is formed from the product gate and serves to stop the endpoint memory cycle. The combination block 5 is formed of a combination block

- 4 242 421 sítí logických obvodů· Na základě časově posunutýoh signálů na výstupech posuvných registrů 2, 2 vytváří jednotlivě řídicí signály pro ovládání pamětových bloků· Jednotlivé bloky zapojení řadiče paměti jsou propojeny takto*- 4,242,421 logic circuit networks · Based on time-shifted signals at shift register outputs 2, 2, they generate control signals for controlling memory blocks individually.

Vstup 01 zapojení je spojen s prvním hradlovacím vstupem 11 hodinového generátoru 1. Druhý hradlovací vstup 12 hodinového generátoru 1 je spojen s výstupem 43 součinového bloku £ a s nulovacím vstupem 22 prvního posuvného registru 2. Datový vstup 21 prvního posuvného registru 2, je spojen se třetím jednotlivým výstupem 55 kombinačního bloku 2, ^a ® negovaným výstupem 34 posledního stupně druhého posuvného registru 2· Břímý výstup 33 posledního stupně druhého posuvného registru 2 3® spojen se čtvrtým jednotlivým vstupem 56 kombinačního bloku 2» ^a ®® druhým vstupem 42 součinového bloku £» První vstup 41 součinového bloku £ je spojen s prvním jednotlivým vstupem 52 kombinačního hLoku 2 ^{a s} negovaným výstupem 25 posledního stupně prvního posuvného registru 2· Přímý výstup 24 posledního stupně prvního posuvného registru 2 je spojen se druhým jednotlivým vstupem 53 kombinačního bloku 2» ^{a e} datovým vstupem 31 druhého posuvného registru 2· Hodinový vstup 32 druhého posuvného registru 2 3® spojen s výstupem 13 hodinového generátoru 1, a s hodinovým vstupem 23 prvního posuvného registru 2, Hromadný výstup 26 prvního posuvného registru 2 je spojen s prvním hromadným vstupem 51 kombinačního bloku 2· Druhý hromadný vstup 54 kombinačního bloku 2 3® spojen s hromadným výstupem 35 druhého posuvného registru 2· Hromadný výstup 57 kombinačního bloku 2 je spojen s hromadným výstupem 02 zapojení·The wiring input 01 is connected to the first gating input 11 of the clock generator 1. The second gating input 12 of the clock generator 1 is connected to the output 43 of the product block 8 and to the reset input 22 of the first shift register 2. Data input 21 of the first shift register 2 individual output 55 of combination block 2, ^and ® negated output 34 of the last stage of second shift register 2 · The third output 33 of the last stage of second shift register 2 is connected to the fourth individual input 56 of combination block 2 ^and the first input 41 of the aND block £ is connected to the first individual inlet 52. a combination hLoku 2 ^{and with the} negated output 25 of the last stage of the first shift register 2 · Direct output 24 of the last stage of the first shift register 2 is connected with the second individual inlet 53 of the combination block 2 ^»ae data input 31 dru The clock shift 32 of the second shift register 2 3 is connected to the output 13 of the clock generator 1, and the clock input 23 of the first shift register 2, the mass output 26 of the first shift register 2 is connected to the first collective input 51 of the combination block 2. the mass input 54 of the combination block 2 3® is connected to the mass output 35 of the second shift register 2.

Zapojení pracuje takto· V počátečním stavu, když je zapojení v klidu a-řadič čeká na vnější povel, který přichází na vstup 01 zapojení, je hodinový generátor 1 zablokován. První posuvný registr 2 obsahuje samé nulyThe wiring works as follows: In the initial state, when the wiring is stationary and the controller is waiting for an external command coming to wiring input 01, the clock generator 1 is disabled. The first shift register 2 contains all zeros

- 5 242 421 a druhý posuvný registr 2 obsahuje samé jedničky· Když přijde ze vstupu 01 zapojeni na první hradíovací vstup 11 hodinového generátoru 1 žádost o cyklus, objeví se na výstupu 13 hodinového generátoru 1 pulsy. Ty přecházejí na hodinový vstup 32 druhého posuvného registru fa do kterého se také nasunou samé nuly. Signál na výstupu 43 součinového obvodu £ se změní z log. 0 na log. 1 a tím zajišťuje odblokování hodinového generátoru 1 i když požadavek o cyklus na vstupu 01 zapojení skončil.5 242 421 and the second shift register 2 contains all 1s. When a request for a cycle comes from input 01 connected to the first gate input 11 of the clock generator 1, pulses appear at the output 13 of the clock generator 1. These pass to the clock input 32 of the second shift register f0 and into which all zeros are also inserted. The signal at output 43 of the product circuit £ changes from log. 0 to log. 1, thereby ensuring that the clock generator 1 is unlocked even when the cycle request at input 01 has ended.

vin

To umožňuje dokončení cyklu i po ukončení požadavku na cyklus· Protože na přímém výstupu 33 druhého posuvného registru 2 je signál log. 0, je na jeho negovaném výstupu 34 signál log. 1· Tento signál se nasouvé do prvního posuvného registru 2 i do druhého posuvného registru 2·This allows the cycle to be completed even after the cycle request is completed. Because the direct output 33 of the second shift register 2 has a log signal. 0, its negated output 34 has a signal log. 1 · This signal is plugged into the first shift register 2 and the second shift register 2 ·

Když signál log· 1 dospěje na přímý výstup 33 druhého posuvného registru 2» objeví se na jeho negovaném výstupu 34 signál log· 0. Tento signál přejde na datový vstup 21 prvního posuvného registru 2 a začne jím procházet. Když dojde signál log. 0 na přímý výstup 24 posledního stupně posuvného registru 2» objeví se na jeho negovaném výstupu 25 signál log. 1, který přechází na první vstup 41 součinového bloku X· Tím se signál na výstupu 43 součinového obvodu 4 změní z log. 1 na signál log. 0. Hodinový generátor 1 se zablokuje a cyklus končí. Když je na vstupu 01 zapojení nový požadavek na cyklus, potom se hodinový generátor 1 nezablokuje a nový cyklus ihned započne probíhat. Jak se během cyklu mění stav v hromadném výstupu 26 prvního posuvného registru 2 a na hromadném výstupu 35 druhého posuvného registru 2 vydává kombinační blok 2 patřičné řídicí signály na svém hromadném výstupu 57. které přecházejí na hromadný výstup 02 zapojení.When the log · 1 signal reaches the direct output 33 of the second shift register 2, a log · 0 signal appears at its negated output 34. This signal passes to the data input 21 of the first shift register 2 and begins to pass through it. When the log signal occurs. 0 to the direct output 24 of the last stage of shift register 2 »a log signal appears on its negated output 25. 1, which passes to the first input 41 of the product block X. Thus, the signal at the output 43 of the product circuit 4 changes from log. 1 to signal log. 0. Clock generator 1 locks and the cycle ends. If there is a new cycle request at input 01, then the clock generator 1 does not lock and the new cycle starts immediately. As the state changes in the bulk output 26 of the first shift register 2 during the cycle, and on the bulk output 35 of the second shift register 2, the combination block 2 outputs the appropriate control signals on its bulk output 57, which transitions to the bulk output 02 of the wiring.

Vynálezu se využije ve výpočetní a řídicí technice pro časování jednotlivých řídicích signálů a pro generování skupin časově posunutých signálůoThe invention will be used in computing and control technology for timing individual control signals and generating groups of time-shifted signals.

Claims

SUBJECT OF THE INVENTION

242 421

A memory controller wiring, characterized in that the wiring input (01) is connected to the first input (11) of the clock generator (1), the second of which is connected to the output (43) of the product block (4). ), and a reset input (22) of the first shift register (2), the data input (21) of which is connected to the third individual output (55) of the combination block (5), and the negated output (34) of the last stage of the second shift register (3). ), whose direct output (33) is connected to the fourth individual input (56) of the combination block (5), and to the second input (42) of the product block (4), the first input (41) of which is connected to the first individual input (52). ) of the combination block (5) and the negated output (25) of the last stage of the first shift register (2), the direct output (24) of which is connected to the second individual input (53) of the combination block (5) register (3) of which the clock input (32) is coupled to the output (13 of the clock generator (1), and the clock input (23) of the first shift register (2), the collective output (26) of which is coupled to the first collective input (51) of the combination block (5) > whose second mass input (54) is connected to the mass output (35) of the second shift register (3) and the mass output (57) of the combination block (5) is connected to the mass output (02) of the circuit ·