CS243229B1 - Address Switch Wiring - Google Patents
Address Switch Wiring Download PDFInfo
- Publication number
- CS243229B1 CS243229B1 CS849245A CS924584A CS243229B1 CS 243229 B1 CS243229 B1 CS 243229B1 CS 849245 A CS849245 A CS 849245A CS 924584 A CS924584 A CS 924584A CS 243229 B1 CS243229 B1 CS 243229B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- terminal
- output
- circuit
- address
- input
- Prior art date
Links
Landscapes
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Adresový přepínač řeší problém zadávání řádkové a sloupcové adresy při testování dynamických paměťových obvodů. Adresové bity jsou zadávány jako kladné nebo záporné impulsy s logickými úrovněmi, které se mění u všech bitů v předepsaných čtyřech časových okamžicích. Zapojení je řízeno dvěma programovatelnými generátory Časovačích impulsů a umožňuje úplné dynamické protestování paměťového obvodu. Zapojení adresového přepínače je určeno zejména pro použití v adaptérech pro testování dynamických paměťových obvodů, tvo řících součást systému pro testování pamě ťových obvodů.The address switch solves the problem of entering the row and column address when testing dynamic memory circuits. The address bits are entered as positive or negative pulses with logic levels that change for all bits at four specified time instants. The circuit is controlled by two programmable timer pulse generators and allows for full dynamic testing of the memory circuit. The address switch circuit is intended primarily for use in adapters for testing dynamic memory circuits, which are part of a memory circuit testing system.
Description
(54) Zapojení adresového přepínače(54) Address switch connection
Adresový přepínač řeší problém zadávání řádkové a sloupcové adresy při testování dynamických paměťových obvodů. Adresové bity jsou zadávány jako kladné nebo záporné impulsy s logickými úrovněmi, které se mění u všech bitů v předepsaných čtyřech časových okamžicích.The address switch solves the problem of entering row and column addresses when testing dynamic memory circuits. Address bits are entered as positive or negative pulses with logical levels that change for all bits at the prescribed four time points.
Zapojení je řízeno dvěma programovatelnými generátory Časovačích impulsů a umožňuje úplné dynamické protestování paměťového obvodu.The wiring is controlled by two programmable Timer Pulse generators and allows for complete dynamic protesting of the memory circuit.
Zapojení adresového přepínače je určeno zejména pro použití v adaptérech pro testování dynamických paměťových obvodů, tvořících součást systému pro testování paměťových obvodů.The address switch circuitry is intended, in particular, for use in adapters for testing dynamic memory circuits forming part of a memory circuit testing system.
Zapojení adresového přepínače řeší problém zadávání řádkové a sloupcové adresy pří testování dynamických paměťových obvodů. Pro testování dynamických parametrů vnitřního registru řádkové adresy a registru sloupcové adresy paměťového obvodu je totiž potřeba, aby jednotlivé zadané adresové bity měly předepsaný minimální předstih a přesah vzhledem k aktivním hranám výběrových signálů RAS a CAS, jimiž se adresa do· těchto registrů nahrává. To znamená, že adresové bity je nutno zadávat jako kladné nebo záporné impulsy s logickými úrovněmi, které se mění u všech bitů v předepsaných čtyřech časových okamžicích.Wiring an address switch solves the problem of entering row and column addresses when testing dynamic memory circuits. In order to test the dynamic parameters of the internal register of the row address and the register of the column address of the memory circuit, it is necessary that the individual address bits entered have a prescribed minimum lead and overlap with respect to the active edges of the RAS and CAS selection signals. This means that address bits must be entered as positive or negative pulses with logical levels that change for all bits at prescribed four time points.
Až dosud bylo možno tento problém obejít jednoduchým adresovým přepínačem ovládaným ták, že v první části testovacího taktu trvala na jeho výstupech například 8-bitová řádková adresa a v druhé části taktu pak například 8-bitová sloupcová adresa. Následkem toho však nebyly dodrženy uvedené čtyři dynamické parametry a paměťový obvod nebyl po< stránce dynamické protestován úplně. Další možností až dosud bylo vybavit testovací systém samostatným programovatelným generátorem impulsů pro každý bit zadávané adresy a tyto generátory programovat a řídit tak, aby se v první části testovacího taktu měnilo například 8 nižších adresových bitů ve dvou časových okamžicích, určujících předstih a přesah řádkové adresy, a v druhé části testovacího taktu pak například 8 vyšších adresových bitů v dalších dvou časových okamžicích, určujících předstih a přesah sloupcové adresy. Nevýhodou tohoto způsobu by však byl příliš velký počet programovatelných generátorů a jejich složité řízení.Until now, this problem has been overcome by a simple address switch controlled such that in the first part of the test cycle, for example, an 8-bit line address has been outputting its output and in the second part of the cycle, for example an 8-bit column address. As a result, the four dynamic parameters were not observed and the memory circuit was not fully protested. Another option has hitherto been to equip the test system with a separate programmable pulse generator for each bit of a given address, and program and control these generators to change, for example, 8 lower address bits at two time points, determining the lead and lead of the line address. and in the second part of the test cycle, for example, 8 higher address bits at the other two time points, determining the lead and lead of the column address. The disadvantage of this method, however, would be too many programmable generators and their complex control.
(Nevýhody dosud známých řešení uvedeného· problému odstraňuje zapojení adresového přepínače podle vynálezu, jehož podstata spočívá v tom, že k výstupní svorce prvního až n-tého součinově-součtového· obvodu je svou vstupní svorkou připojen první až n-tý výstupní vyrovnávací obvod, první vstupní svorky prvních součtových sekcí všech součinově součtových obvodů jsou připojeny k přímé výstupní svorce prvního vstupního vyrovnávacího obvodu, k jehož negační výstupní svorce jsou připojeny první vstupní svorky druhé a čtvrté součtové sekce všech součinově-součtových obvodů, první vstupní svorky třetích součtových sekcí všech součinově-součtových obvodů jsou připojeny k přímé výstupní svorce druhého vstupního· vyrovnávacího obvodu, ik jehož negační výstupní svorce jsou připojeny druhé vstupní svorky druhých a čtvrtých součtových sekcí všech součinově-součtových obvodů, přičemž druhá vstupní svorka první součtové sekce prvního až n-tého součinově-součtového obvodu je přes první invertor připojena k první až n-té adresové svorce, s níž je spojena i třetí vstupní svorka druhé součtové sekce prvního až n-tého součinově-součtového obvodu, přičemž druhá vstupní svorka třetí součtové sekce prvního ař n-tého součinově-sučtového obvodu je přes druhý invertor připojena ke druhé až 2n-té adresové svorce, s níž je spojena i třetí vstupní svorka čtvrté součtové sekce prvního až n-tého součinově-součtového obvodu, přičemž vstupní svorka prvního a druhého vstupního vyrovnávacího obvodu tvoří první a druhou časovači svorku adresového přepínače.(Disadvantages of the known solutions of the above problem are eliminated by the connection of the address switch according to the invention, which is based on the fact that the output terminal of the first to n-th product-sum circuit is connected with its input terminal the input terminals of the first sum sections of all the product sum circuits are connected to the direct output terminal of the first input equalization circuit, to whose negative output terminals the first input terminals of the second and fourth sum sections of all product-sum circuits are connected; the summation circuits are connected to the direct output terminal of the second input equalization circuit, to whose negative output terminal the second input terminals of the second and fourth sum sections of all product-sum circuits are connected, p wherein the second input terminal of the first sum section of the first to n-th product-sum circuit is connected via a first inverter to the first to nth address terminal to which the third input terminal of the second sum section of the first to n-th product-sum circuit is connected wherein the second input terminal of the third sum section of the first and n th product-sum circuit is connected via a second inverter to a second to 2n address terminal to which the third input terminal of the fourth sum section of the first to n th product-sum is connected the input terminal of the first and second input equalizing circuits forming the first and second address switch timing terminals.
Podstata vynálezu také spočívá v tom, že výstupní svorka prvního až n-tého výstupního vyrovnávacího obvodu je spojena s první vstupní svorkou prvního až n-tého výstupního multiplexoru, jehož druhá vstupní svorka tvoří až n-tou pomocnou adresovou svorku, přičemž výběrové svorky všech výstupních multiplexorů jsou spojeny a připojeny ke společným svorkám.The invention also provides that the output terminal of the first to n-th output equalizing circuit is coupled to the first input terminal of the first to n-th output multiplexer, the second input terminal of which forms the n-th auxiliary address terminal, the selection terminals of all output multiplexers are connected and connected to common terminals.
Podstatou vynálezu je i to, že první až n-tý výstupní multiplexor je tvořen výstupním hradlem prvního až n-tého výstupního vyrovnávacího obvodu a jeho pomocnou adresovou svorku tvoří první vstupní svorka třetí součtové sekce tohoto výstupního hradla.It is also an object of the invention that the first to n-th output multiplexer is formed by the output gate of the first to n-th output buffer and its auxiliary address terminal forms the first input terminal of the third sum section of the output gate.
Zapojení podle vynálezu má tyto výhody: je materiálově úsporné, je řízeno pouze dvěma programovatelnými generátory časovačích impulsů a dovoluje úplné dynamické protestování paměťového obvodu.The circuitry of the invention has the following advantages: it is material efficient, controlled by only two programmable timing pulse generators, and allows complete dynamic protesting of the memory circuit.
Příklady zapojení podle vynálezu jsou znázorněny na připojených vyobrazeních, kde na obr. 1 je znázorněno možné provedení celého adresového přepínače podle vynálezu, na obr. 2 je jeho časový diagram a na obr. 3 je jedno možné provedení výstupního multiplexoru v adresovém přepínači podle vynálezu.Examples of wiring according to the invention are shown in the accompanying drawings, in which Fig. 1 shows a possible embodiment of the entire address switch according to the invention, Fig. 2 shows its timing diagram, and Fig. 3 shows one possible embodiment of the output multiplexer in the address switch according to the invention.
Zapojení na obr. 1 obsahuje první a druhý vstupní vyrovnávací obvod 2 a 3, jejichž vstupní svorky tvoří první a druhou časovači svorku 21 a 31 adresového přepínače. Vnitřní zapojení obou vyrovnávacích obvodů je stejné a známé, shodné například se zapojením vyrovnávacího obvodu podle PV 1. Vhodnou volbou obou odboček na zpožďovacím prvku, například 24 je zajištěno, že zpoždění vzestupné hrany impusů na přímé výstupní svorce 22 je zpoždění sestupné hrany impulsů na negační výstupní svorce 23 proti vzestupné hraně časovacího impulsu na časovači svorce 21 je stejné. Rovněž tak stejné zpoždění sestupné hrany impulsu na přímé výstupní svorce 22 a zpoždění vzestupné hrany impulsu na negační výstupní svorce 23 proti sestupné hraně časovacího impulsu na časovači svorce ,21.The circuit in FIG. 1 comprises first and second input equalization circuits 2 and 3, the input terminals of which form the first and second address switch timing terminals 21 and 31, respectively. The internal connection of the two equalization circuits is the same and known, identical to, for example, the equalization of the equalization circuit according to PV 1. By appropriately selecting both taps on the delay element, e.g. 24, it is ensured that the delay of the rising edge of impulses on the direct output terminal 22 the output terminal 23 against the rising edge of the timing pulse on the timing terminal 21 is the same. Similarly, the same falling edge delay on the direct output terminal 22 and the rising edge on the negative output terminal 23 versus the falling edge of the timing pulse on the timing terminal 21, respectively.
Přímá výstupní svorka 22 vyrovnávacího obvodu 2 je spojena se vstupní svorkou 101 prvního součinově-součtového obvodu 1 a se vstupní svorkou 801 n-tého součinově-součtového obvodu 1 a se vstupní svorkou 801- n-tého součinově-součtového obvodu 8. Negační výstupní svorka 23 vyrovnávacího obvodu 2 je spojena se vstupní svorkou 102 a 103 prvního součinově-součtového obvodu a se vstupní svorkcu 802 a 803 n-tého soucinově-součtového obvodu 8. Přímá výstupní svorka 32 vyrovnávacího obvodu 3 je spojena se vstupní svorkou 104 prvního součtově-součtového obvodu 1 a se vstupní svorkou 804 n-tého součinově-součtového obvodu 8. Negační výstupní svorka 33 vyrovnávacího obvodu 3 je spojena se vstupními svorkami 105, 10S prvního součinově-součtového obvodu 1 a se vstupními svorkami 805, 806 n-tého součinově-součtového obvodu 8. První adresová svorka 11 je spojena se vstupní svorkou 108 a přes ínvertor 111 i se vstupní svorkou 107 prvního součinového-součtového obvodu 1, n-tá adresová svorka 81 je spojena se vstupní svorkou 8B8 a přes ínvertor 811 se vstupní svorkou 807 n-tého součinově-součtového obvodu 8, (n + lj-tá adresová svorka -2 je spojena se se vstupní svorkou 110 a přes ínvertor 112 se vstupní svorkou 109 součinově-součtového obvodu 1, 2n-tá adresová svorka 8.2 je spojena se vstupní svorkou 810 a přes ínvertor 812 se vstupní svorkou 809 n-tého součinově-sučtového obvodu 1 je spojena se vstupní svorkou 114 prvního výstupního vyrovnávacího obvodu 113, výstupní svorka 800 n-tého součinově-součtového obvodu 8 je spojena se vstupní svorkou 814 n-tého výstupního vyrovnávacího obvodu 813. Vnitřní zapojení obou vyrovnávacích obvodů 113, 813 je stejné. Výstupní svorka 115 výstupního vyrovnávacího obvodu 113 je spojena se vstupní svorkou 116 výstupního multiplexeru 13. Výstupní svorka 815 výstupního vyrovnávacího obvodu 813 je spojena se vstupní svorkou 816 výstupního multiplexeru 83. Výstupní svorky těchto multiplexorů tvoří výstupní svorky adresového přepínače, které jsou případně přes neznázorněné budiče s programovatelnými úrovněmi připojeny k rovnž neznázorněným adresovým svorkám testovaného paměťového obvodu. Zbývající vstupní svorky výstupních multiplexerů 13 a 83 jsou známým způsobem spojeny a společně připojeny k výběrovým svorkám 41, 42. Adresové svorky 11, 12, 81, 82 jsou připojeny k adresovým výstupům neznázorněné základní jednotky testovacího systému. Pomocné adresové vstupní svorky 117, 817 jsou připojeny k neznázorněnému generátoru obnovovacích adres, který tvoří součást rovněž neznázorněného adaptéru pro testování dynamických paměťových obvodů, jehož řadič ovládá výběrové svorky 41, 42 adresového přepínače.The direct output terminal 22 of the equalization circuit 2 is connected to the input terminal 101 of the first product-sum circuit 1 and to the input terminal 801 of the nth product-sum circuit 1 and to the input terminal 801 of the nth product-sum circuit 8. Negative output terminal 23 of the equalization circuit 2 is connected to the input terminal 102 and 103 of the first product summation circuit and the input terminals 802 and 803 of the nth product-sum circuit 8. The direct output terminal 32 of the equalization circuit 3 is connected to the input terminal 104 of the first summation-sum The negation output terminal 33 of the equalization circuit 3 is coupled to the input terminals 105, 10S of the first product-sum circuit 1 and to the input terminals 805, 806 of the nth product-sum sum. The first address terminal 11 is connected to the input terminal 108 and via the inverter 111 i to the input terminal terminal 107 of the first product-sum circuit 1, the n-th address terminal 81 is coupled to input terminal 8B8 and via inverter 811 to the input terminal 807 of the n-th product-sum circuit 8, (n + 1-th address terminal -2 is connected with the input terminal 110 and through the inverter 112 with the input terminal 109 of the product-sum circuit 1, the 2nth address terminal 8.2 is connected to the input terminal 810 and through the inverter 812 to the input terminal 809 of the nth product-sum circuit 1 by the input terminal 114 of the first output equalizing circuit 113, the output terminal 800 of the n th product-sum circuit 8 is connected to the input terminal 814 of the n th output equalizing circuit 813. The internal wiring of the two equalizing circuits 113, 813 is the same. The output buffer output terminal 115 113 is coupled to the output multiplexer input terminal 116. The output buffer output terminal 813 815 is connected to the output multiplexer input terminal 816 83. The output terminals of these multiplexers form the output switch address terminals, which are possibly via drivers (not shown) with programmable levels connected to the address terminals of the memory circuit under test (not shown). The remaining input terminals of the output multiplexers 13 and 83 are connected in a known manner and connected together to the selection terminals 41, 42. The address terminals 11, 12, 81, 82 are connected to the address outputs of a test system base unit (not shown). The auxiliary address input terminals 117, 817 are coupled to a refresh address generator (not shown) that is also part of a dynamic memory circuit testing adapter (not shown) whose controller controls the address switch selection terminals 41, 42.
Vhodnou volbou odboček, například na zpožďovacím prvku 120 výstupního vyrovnávacího obvodu 113, je celkové zpoždění vzniklé průchodem vzestupné hrany impulsu z přímé výstupní svorky 22 vstupního vyrovnávacího obvodu 2 na výstupní svorku 130 výstupního multiplexoru 13, případně až na příslušnou adresovou svorku testovaného paměťového obvodu, nastaveno na stejnou maximální hodnotu tmax jako celkové zpoždění vzniklé průchodem sestupné hrany tohoto impulsu na tutéž výstupní svorku 130.By suitably selecting taps, for example, on the delay element 120 of the output buffer circuit 113, the total delay caused by passing the rising edge of the pulse from the direct output terminal 22 of the input buffer circuit 2 to the output terminal 130 of the output multiplexer 13 to the same maximum value t max as the total delay caused by the falling edge of this pulse to the same output terminal 130.
Je-li součinově-součtový obvod 1 v integrovaném provedení, například typu 74S64, vykazují všechny jeho součtové sekce stejné zpoždění, a tím je zajištěno, že i celkové zpoždění vzniklé průchodem vzestupné a sestupné hrany impulsu z negační výstupní svorky 23 na výstupní svorku 130 je nastaveno na touž hodnotu tma; a i celkové zpoždění vzniklé průchodem vzestupné a sestupné hrany impusu z přímé i z negační výstupní svorky 32, 33 vstupního vyrovnávacího obvodu 3 je nastaveno na touž hodnotu tma;. Podobně jsou vyrovnávána vyrovnávacím obvodem 813 i obdobná celková zpoždění z výstupních svorek obou vstupních vyrovnávacích obvodů na výstupní svorku 830 výstupního multiplexeru 83. Jsou-li mezi výstupní svorky 130 a 830 a mezi jim odpovídající adresové svorky neznázorněného paměťového obvodu vřazeny rovněž neznázorněné budiče s programovatelnými výstupními úrovněmi, jsou všechna uvedená zpoždění vyrovnána na stejnou maximální hodnotu zahrnující i zpoždění těchto budičů.When the product-summation circuit 1 is an integrated embodiment, for example of the 74S64 type, all of its sum sections have the same delay, thereby ensuring that the total delay caused by passing the rising and falling edges of the pulse from the negative output terminal 23 to the output terminal 130 is set to the same value of t ma; and even the total delay caused by passing the rising and falling edges of the impulse from both the direct and negative output terminals 32, 33 of the input equalization circuit 3 is set to the same value of t ma; . Similarly, similar total delays from the output terminals of the two input equalization circuits to the output terminal 830 of the output multiplexer 83 are compensated by the buffer circuit 813. levels, all of said delays are equalized to the same maximum value including those of these drivers.
Činnost adresového přepínače z obrázku 1 je zřejmá z časového diagramu na obrázku 2, kde jsou znázorněny průběhy napětí pro výstupní svorku 130 a adresové svorky 11, 12. Průběhy 021, 031, 022, 023, 032, 033, 011, 012 a 0130, znázorňující napětí na svorkách 21, 31, 22, 23, 32, 33, 11, 12 a 130 adresového přepínače, a to ve čtyřech testovacích taktech daných čtyřmi možnými kombinacemi adresového bitu, například Ao na adresové svorce 11 a adresového bitu, například Az na adresové svorce 12.The operation of the address switch of Figure 1 is evident from the timing diagram of Figure 2, which shows the voltage waveforms for output terminal 130 and address terminals 11, 12. Waveforms 021, 031, 022, 023, 032, 033, 011, 012 and 0130, showing the voltage at terminals 21, 31, 22, 23, 32, 33, 11, 12 and 130 of the address switch, in four test cycles given by four possible combinations of the address bit, for example A o at the address terminal 11 and the address bit, for example Az at address terminal 12.
V prvním tesovacím taktu je z neznázorněné základní jednotky testovacího systému přivedena kombinace AO = H,A7 = L. Tím je uzavřena první a čtvrtá součtová sekce obvodu 1, takže na výstupní svorce 130 výstupního multiplexoru 13 vznikne kladný impuls stejné šířky jako je šířka časovacího impulsu 0,21 na první časovači svorce 21 adresového přepínače. V druhém testovacím taktu je přivedena adresová kombinece A0 = L, Az —L. Tím je uzavřena druhá a čtvrtá součtová sekce obvodu 1, takže na výstupní svorce 130 vznikne první záporný impuls o šířce stejné jako je šířka časovacího impulsu 021 a druhý záporný implus o šířce stejné jako je šířka časovacího impulsu 031. Ve třetím testovacím taktu je přivedena adresová kombinace A0 = H, Az = H. Tím je uzavřena první a třetí součtová sekce obvodu 1, takže na výstupní svorce 130 vznikne první kladný impuls o šířce stejné jako je šířka časovacího impulsu 031. Ve čtvrtém testovacím taktu je přivedena adresová kombinace A0 = L, Az = H. Tím je uzavřena druhá a třetí součtová sekce obvodu 1 a na výstupní svorce 130 vznikne kladný impuls o šířce stejné jako je šířka časovacího impulsu 031. Je tedy zřejmé, že adresový bit, například Ao přivedený na adresovou svorku 11 jako statická úroveň je součinově-součtovým ob243229In the first test cycle, a combination of A 0 = H, A7 = L is supplied from the test system base unit (not shown). This completes the first and fourth summation sections of circuit 1 so that a positive pulse of the same width as the timing width pulse 0.21 at the address switch timing terminal 21. In the second test cycle, the address combination A 0 = L, Az-L is supplied. This completes the second and fourth summing sections of circuit 1, so that at the output terminal 130 a first negative pulse with a width equal to the timing pulse width 021 and a second negative implus with a width equal to the width of the timing pulse 031 are generated. a combination of H = 0, Az = H. Thus, the first and third summation circuit section 1 so that the output terminal 130 to produce a first positive pulse with a width equal to the width of the timing pulse 031. In the fourth test clock is supplied address patterns a 0 This completes the second and third summation sections of circuit 1 and generates a positive pulse at the output terminal 130 with a width equal to the timing pulse width 031. Thus, it is clear that an address bit, for example A o, applied to the address terminal 11 as a static level is the product-sum ob243229
Ί vodem 1 převeden do tvaru kladného nebo záporného impulsu. Šířkou a polohou časovacího impulsu přivedeného na časovači svorku 21 a zvoleného s ohledem, například sestupnou hranu výběrového signálu RAS, přiváděného k odpovídající výběrové svorce testovaného paměťového obvodu, lze tedy nastavit potřebnou minimální dobu předstihu tRS a dobu přesahu tHR řádkové adresy. Stejným způsobem jsou tyto doby nastaveny i pro ostatní bity řádkové adresy přiváděné na první až n-tou adresovou svorku 11 až 81. Podobně je i adresový bit, například A7 přivedený na adresovou svorku 12 jako statická úroveň, přiveden součinově-součtovým obvodem 1 do tvaru kladného nebo záporného impulsu. Šířkou a polohou časovacího impulsu na časovači svorce 31, zvoleného s ohledem například na sestupnou hranu výběrového signálu CAS, přivedeného k odpovídající výběrové svorce testovaného paměťového obvodu, lze podobně nastavit potřebnou minimální dobu tsc a dobu přesahu tMc sloupcové adresy. Stejně tak jsou tyto doby nastaveny i pro ostatní bity sloupcové adresy přiváděné na druhou až 2n-tou adresovou svorku 12 až 82.Ί water 1 converted to positive or negative pulse. Thus, the required minimum lead time t RS and the overlap time t HR of the line address can be set by the width and position of the timing pulse applied to the timing terminal 21 and selected with respect, e.g. In the same way, these times are set for the other bits of the line address fed to the first to nth address terminals 11 to 81. Similarly, the address bit, for example A7 applied to the address terminal 12 as a static level, is brought into the form of positive or negative pulse. The width and position of the timing pulse at timing terminal 31, selected with respect, for example, to the falling edge of the selection signal CAS applied to the corresponding selection terminal of the memory circuit under test, can similarly set the required minimum time t sc and overlap time t M c. Similarly, these times are set for the other bits of the column address applied to the second to 2nth address terminal 12 to 82.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS849245A CS243229B1 (en) | 1984-11-30 | 1984-11-30 | Address Switch Wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS849245A CS243229B1 (en) | 1984-11-30 | 1984-11-30 | Address Switch Wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS924584A1 CS924584A1 (en) | 1985-08-15 |
| CS243229B1 true CS243229B1 (en) | 1986-06-12 |
Family
ID=5443495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS849245A CS243229B1 (en) | 1984-11-30 | 1984-11-30 | Address Switch Wiring |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS243229B1 (en) |
-
1984
- 1984-11-30 CS CS849245A patent/CS243229B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS924584A1 (en) | 1985-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1242770A (en) | Edge programmable timing signal generator | |
| US6421291B1 (en) | Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output | |
| US5376849A (en) | High resolution programmable pulse generator employing controllable delay | |
| EP0174409A1 (en) | Formatter for high speed test system | |
| GB2109188A (en) | An improved cmos circuit and an information processor utilizing the cmos circuit | |
| US4961013A (en) | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer | |
| KR970011585B1 (en) | Waveform Shaper of Semiconductor Test Equipment | |
| EP1168369B1 (en) | Synchronous semiconductor memory device | |
| US5710744A (en) | Timing generator for IC testers | |
| GB2091008A (en) | A semiconductor memory | |
| EP0463243B1 (en) | Semiconductor integrated circuit including a detection circuit | |
| KR980003624A (en) | Semiconductor device test equipment | |
| KR970051415A (en) | Method of selecting merge data output mode of semiconductor memory device | |
| CS243229B1 (en) | Address Switch Wiring | |
| US6028448A (en) | Circuitry architecture and method for improving output tri-state time | |
| US5703515A (en) | Timing generator for testing IC | |
| US6100739A (en) | Self-timed synchronous pulse generator with test mode | |
| KR930024015A (en) | Bit line sensing control circuit | |
| US4780627A (en) | Testing programmable logic arrays | |
| US5381551A (en) | Semiconductor integrated circuit including an arbitrate circuit for giving priority to a plurality of request signals | |
| KR0157880B1 (en) | Clock Skew Canceller | |
| SU1206768A1 (en) | Information input device | |
| SU853814A1 (en) | Device for monitoring pulse distributor | |
| JPH02110387A (en) | Automatic circuit tester | |
| JP3255667B2 (en) | IC test equipment |