CS244293B1

CS244293B1 - Impulses number discrepancy evaluation device

Info

Publication number: CS244293B1
Application number: CS85460A
Authority: CS
Inventors: Pavel Kocur; Pavel Vanecek
Original assignee: Pavel Kocur; Pavel Vanecek
Priority date: 1985-01-23
Filing date: 1985-01-23
Publication date: 1986-07-17
Also published as: CS46085A1

Description

Vynález se týká zařízení pro vyhodnocení neshody počtu pulsů sestávající ze dvou binárních dekodérů jedna ze čtyř, «čtyř RS klopných obvodů, ze synchronizačního obvodu, tří hradel NARD,, dvou vratných čítačů a obvodu pro zachycení neshody s nulováním.The present invention relates to a pulse mismatch evaluation device comprising two binary decoders, one of four RS-4 flip-flops, a synchronization circuit, three NARD gates, two return counters, and a zero-mismatch intercept circuit.

'Dosud známá zařízení pro vyhodnocení počtu pulsů dvou dvoufázových signálů neposkytovala dostatečně jednoznačnou á spolehlivou, informaci o neshodě ve spojení s řídícím mikropočítačem. Dále neumožňovala volbu počtu pulsů, který se nepovažuje za neshodu. Další nevýhodou je i vznik hazardních stavů při čtení informace o neshodě, který vede, vzhledem k tomu, že program měl k dispozici chybná data, k občasné nesprávné činnosti. , 'The prior art devices for evaluating the number of pulses of two biphasic signals did not provide sufficiently unambiguous and reliable mismatch information in conjunction with the control microcomputer. Furthermore, it did not allow the choice of the number of pulses, which is not considered a mismatch. Another disadvantage is the emergence of gambling states when reading information on non-compliance, which, due to the fact that the program had erroneous data, leads to occasional incorrect operation. , '

Uvedené nevýhody odstraňuje zařízení pro vyhodnocení neshody počtu, pulsů podle vynálezu, jehož podstata spočívá v tom, že výstup s váhou tři a výstup s váhou nula prvního binárního dekodéru jedna ze čtyř, jehož první a druhý vstup jsou vstupy pro dvě f£ze prvních dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem prvního RS klopného obvodu. Výstup s váhou dva a výstup s váhou jedna prvního binárního dekodéru jedna ze čtyř jsou spojeny s prvním a druhým vstupem druhého RS klopného obvodu. Výstup s váhou tři a výstup s váhou nula druhého binárního dekodéru jedna ze čtyř, jehož první a druhý vstup jsou vstupy pro dvě fáze druhých dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem třetího RS klopného obvodu. Výstup s váhou dva a výstup s váhou jedna druhého binárního dekodéruThe above-mentioned disadvantages are overcome by the pulse mismatch evaluation device according to the invention, characterized in that the output with a weight of three and the output with a weight of zero of the first binary decoder is one of four, the first and second inputs being inputs for two of the first two phases. pulses are connected to the first and second inputs of the first RS flip-flop. A weighted output two and a weighted output one of a first binary decoder one of four are coupled to the first and second inputs of the second RS flip-flop. The three-weight output and the zero-weight output of the second binary decoder, one of four, whose first and second inputs are inputs for the two phases of the second two-phase pulses, are coupled to the first and second inputs of the third RS flip-flop. Two-weight output and one-weight binary decoder output

- 2 244 293 jedna ze čtyř jsou spojeny s prvním a druhým vstupem čtvrtého RS klopného obvodu. Výstup prvního RS klopného obvodu je připojen na druhý vstup synchronizačního obvodu. Výstup druhého RS klopného obvodu je připojen na třetí vstup synchronizačního obvodu. Výstup třetího RS klopného obvodu je připojen na čtvrtý vstup synchronizačního obvodu a výstup čtvrtého RS klopného obvodu je připojen na pátý vstup synchronizačního obvodu. První výstup synchronizačního obvodu je připojen jednak na první vstup prvního hradla NAND a jednak na první vstup druhého hradla NAND. Druhý výstup synchronizačního obvodu je připojen jednak na druhý vstup prvního hradla NAND a jednak na třetí vstup třetího hradla NAND. Výstup prvního .hradla NAND je připojen jednak na druhý vstup druhého hradla NAND a jednak na druhý vstup třetího hradla NAND. Třetí vstup druhého hradla NAND a první vstup třetího hradla NAND jsou připojeny na vstup pro první fázi dvoufázových synchronizačních pulsů. Výstup druhého hradla NAND je připojen současně na vstup pro čítání dolů prvního vratného čítače a na vstup pro čítání nahoři^rratného čítače. Výstup třetího hradla NAND je připojen současně na vstup pro čítání nahoru prvního vratného čítače a na vstup pro čítání dolů druhého vratného čítače. Skupinové nastavované vstupy obou vratných čítačů jsou spojeny se skupinovým vstupem pro zadání binární kombinace. Na vstup pro nastavení prvního vratného čítače a na vstup pro nastavení druhého vratného čítače je připojen třetí výstup synchronizačního obvodu. Jeho synchronizační vstup je současně se třetím vstupem obvodu pro zachycení neshody s nulováním připojen na vstup pro nulování neshody. Hodinový vstup synchronizačního obvodu je spojen se vstupem pro druhou fázi dvoufázových synchronizačních pulsů. Výstup prvního vratného čítače je připojen na první vstup obvodu pro zachycení neshody s nulováním. Jeho druhý vstup je připojen na výstup druhého vratného čítače a jeho výstup je výstupem celého zařízení.- 2 244 293 one of four are connected to the first and second inputs of the fourth RS flip-flop. The output of the first RS flip-flop is connected to the second input of the synchronization circuit. The output of the second RS flip-flop is connected to the third input of the synchronization circuit. The output of the third flip-flop RS is connected to the fourth input of the synchronization circuit and the output of the fourth flip-flop RS is connected to the fifth input of the synchronization circuit. The first output of the synchronization circuit is connected to the first input of the first NAND gate and to the first input of the second NAND gate. The second output of the synchronization circuit is connected to the second input of the first NAND gate and to the third input of the third NAND gate. The output of the first NAND gate is connected both to the second input of the second NAND gate and to the second input of the third NAND gate. The third input of the second NAND gate and the first input of the third NAND gate are connected to the input for the first phase of the two-phase synchronization pulses. The output of the second gate NAND is connected simultaneously to the downstream input of the first return counter and to the upstream input of the upstream counter. The output of the third gate NAND is connected simultaneously to the upstream input of the first reset counter and to the downstream input of the second reset counter. The group setting inputs of both counters are connected to the group input for binary combination. A third sync circuit output is connected to the first reset counter input and the second reset counter input. Its synchronization input is connected to the non-conformity reset input together with the third input of the zero-mismatch circuit. The clock input of the synchronization circuit is connected to the input for the second phase of the two-phase synchronization pulses. The output of the first return counter is connected to the first input of the circuit for detecting a non-resetting. Its second input is connected to the output of the second return counter and its output is the output of the entire device.

Výhodou zařízení podle vynálezu je, že zpracovává a porovnává počet pulsů dvou dvoufázových signálů a vyhodnocuje jejich případnou neshodu tak, aby tato informace byla snadnoThe advantage of the device according to the invention is that it processes and compares the number of pulses of two two-phase signals and evaluates their possible mismatch so that this information is easily

- 3 dostupná mikropočítači.- 3 microcomputers available.

Praktické provedení předmětu vynálezu je na přiloženém výkresu, na kterém je jnážCM&i příklad zapojení zařízení pro vyhodnocení neshody počtu pulsů dvou dvoufázových signálů, sestávající ze dvou binárních dekodérů jedna ze čtyř, čtyř RS klopných obvodů, synchronizačního obvodu, ze tří hradel NARD, dvou vratných čítačů a z obvodu pro zachycení neshody s nulováním. Výstup 105 s váhou tři a výstup 106 s váhou nula prvního binárního dekodéru 2 jedna ze čtyř, jehož první a druhý vstup 101.BRIEF DESCRIPTION OF THE DRAWINGS In the accompanying drawing, there is shown an example of a circuitry for evaluating a pulse mismatch of two two-phase signals, consisting of two binary decoders, one of four, four RS flip-flops, synchronization circuit, three NARD gates, two return counters. and from the reset circuit to detect non-conformance. An output 105 with a weight of three and an output 106 with a weight of zero of the first binary decoder 2 one of four, whose first and second inputs 101.

102 jsou vstupy pro dvě fáze prvních dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem 113, 114 prvního RS klopného obvodu 3. Výstup 107 s váhou dva a výstup 108 s váhou jedna prvního binárního dekodéru 2 jsou spojeny s prvním a druhým vstupem 113, 116 druhého RS klopného obvodu 4. Výstup 109 s váhou tři a výstup 110 s váhou nula druhého binárního dekodéru 2 jedna ze čtyř, jehož první a druhý vstup 103, 104 jsou vstupy pro dvě fáze druhých dvoufázových pulsů, jsou spojeny s prvním a druhým vstupem 117, 118 třetího RS klopného obvodu 5. Výstup 111 s váhou dva a výstup 112 s váhou jedna druhého binárního dekodéru 2 jsou spojeny s prvním a druhým vstupem 119, 120 čtvrtého RS klopného obvodu 6. Výstup 121 prvního RS klopného obvodu 3 je připojen na druhý vstup 126 synchronizačního obvodu 7. Výstup 122 druhého RS klopného obvodu 4 je připojen na třetí vstup 127 synchronizačního obvodu ]_. Výstup 123 třetího RS klopného obvodu 5 je připojen na čtvrtý vstup 128 synchronizačního obvodu 7. Výstup 124 čtvrtého RS klopného obvodu 6 je připojen na pátý vstup 129( synchronizačního obvodu 7, jehož první výstup 132 je připojen jednak na první vstup 134 prvního hradla 8 NAND a jednak na první vstup druhého hradla 9 NAND. Druhý výstup 133 synchronizačního obvodu 2 3^e připojen jednak na druhý vstup 135 prvního hradla 8 NAND a jednak na třetí vstup 142 třetího hradla 10 NAND. Výstup 136 prvního hradla 8 NAND je připojen jednak na druhý vstup 138 druhého hradla 9 NAND a jednak na druhý vstup 141 třetího hradla 10 NAND. Třetí vstup 139 druhého hradla 9 NAND a první vstup 140 třetího hradla 10 NAND jsou připojeny102 are inputs for the two phases of the first two-phase pulses, are connected to the first and second inputs 113, 114 of the first RS flip-flop 3. The output 107 with the weight two and the output 108 with the weight one of the first binary decoder 2 are connected with the first and second inputs 113, 116 of the second RS flip-flop 4. Output 109 with a weight of three and output 110 with a weight of zero of the second binary decoder 2 one of four, whose first and second inputs 103, 104 are inputs for two phases of second two-phase pulses are connected to the first and second inputs 117, 118 of the third RS flip-flop 5. The output 111 with the weight of two and the output 112 with the weight of the second binary decoder 2 are connected to the first and second inputs 119, 120 of the fourth RS of the flip-flop. the second input 126 of the synchronization circuit 7. The output 122 of the second RS flip-flop 4 is connected to the third input 127 of the synchronization circuit 11. The output RS of the third RS flip-flop 5 is connected to the fourth input 128 of the synchronization circuit 7. The output 124 of the fourth RS flip-flop 6 is connected to the fifth input 129 (the synchronization circuit 7 whose first output 132 is connected to the first input 134 of the first gate 8 NAND). and secondly to the first input of the second gate 9 NAND. the second output 133 of a synchronization circuit 2 3 ^e connected both to a second input 135 the first gate 8 NAND and on the third input 142 of the third gate 10 NAND. the output 136 of the first gate 8 of the NAND is connected both to the second input 138 of second gate 9 NAND and second input 141 of third gate 10 NAND Third input 139 of second gate 9 NAND and first input 140 of third gate 10 NAND are connected

- 4 244 293 na vstup 201 pro první fázi dvoufázových synchronizačních pulsů, přičemž výstup 143 druhého hradla 9 NAND je připojen současně na vstup 147 pro čítání dolů prvního vratného čítače 11 a na vstup 149 pro čítání nahoru druhého vratného čítače 12.4,244,293 to the input 201 for the first phase of the two-phase synchronization pulses, the output 143 of the second gate 9 NAND being connected simultaneously to the input 147 for counting down the first return counter 11 and to the input 149 for counting up the second return counter 12.

Výstup 144 třetího hradla 10 NAND je připojen současně na vstup 148 pro čítání nahoru prvního vratného Čítače 11 a na vstup 150 pro čítání dolů druhého vratného čítače 12. Skupinové nastavovací vstupy 145. 152 obou vratných čítačů 11. 12 jsou spojeny se skupinovým vstupem 200 pro zadání binární kombinace. Na vstup 146 pro nastavení prvního vratného čítače 11 a na vstup 151 pro nastavení druhého vratného čítače 12 je připojen třetí výstup 131 synchronizačního obvodu 2, jehož synchronizační vstup 125 je současně se třetím vstupem 155 obvodu 13 pro zachycení neshody s nulováním připojen na vstup 203 pro nulování neshody. Hodinový vstup 130 synchronizačního obvodu 2 je spojen se vstupem 2Q2 pro druhou fázi dvoufázových synchronizačních pulsů. Výstup 153 prvního vratného čítače 11 je připojen na první vstup 156 obvodu 13 pro zachycení neshody s nulováním, jehož druhý vstup 157 je připojen na výstup 154 druhého vratného čítače 12 a jehož výstup 158 je výstupem celého zařízení.The output NAND of the third gate 10 NAND is connected simultaneously to the input 148 for counting up the first return counter 11 and to the input 150 for counting down the second return counter 12. The group setting inputs 145, 152 of the two return counters 11, 12 are connected to the group input 200 enter a binary combination. A third output 131 of the synchronization circuit 2 is connected to the input 146 for setting the first reset counter 11 and the input 151 for setting the second reset counter 12, the synchronization input 125 of which is connected to the input 203 for the non-resetting circuit 13. resetting nonconformity. The clock input 130 of the synchronization circuit 2 is coupled to the input 20 for the second phase of the two-phase synchronization pulses. The output 153 of the first reset counter 11 is coupled to the first input 156 of the reset circuit 13, the second input 157 of which is connected to the output 154 of the second reset counter 12 and whose output 158 is the output of the entire device.

Dva dvoufázové signály jsou přivedeny na první a druhý vstup 101. 102 prvního binárního dekodéru 2 jedna za čtyř a aa první a druhý vstup 103, 104 druhého binárního dekodéru 2 jedna ze čtyř a jsou zpracovány klopnými RS obvody 3, £, 6, kde se odstraní, což je dáno funkcí klopného obvodu RS, možné hazardní zákmity jednotlivých dvoufázových signálů. Takto ošetřené signály jsou přivedeny na vstupy 126. 127« 128. 129 synchronizačního obvodu 2, jehož úkolem je zjišíovat koincidenci obou vstupních dvoufázových signálů a tvarovat výstupní pulsy na konstantní šířku. Na výstupech 131. 132. 133 synchronizačního obvodu 2 ^se objevují signály synchronně v okamžicích průchodu pulsů druhé fáze dvoufázového synchronizačního signálu na hodinový vstup 130. Při detekci pulsů na obou vstupech 101. 102 prvního binárního dekodéru 2 jedna ze čtyř se synchronně s druhou fází synchronizačních pulsů objeví puls na, prvním výstupu 132 synchronizačního obvodu 2» kdežto při detekci pulsů na obou vstupech 103. 104 druhého binárního dekodéru 2 jedna ze čtyř se pulsTwo two-phase signals are applied to the first and second inputs 101, 102 of the first binary decoder 2 one in four and a and the first and second inputs 103, 104 of the second binary decoder 2 one of four are processed by RS flip-flops 3, 6, 6. removes possible gambling frequencies of individual two-phase signals due to RS flip-flop function. The signals thus treated are applied to the inputs 126, 127, 128, 129 of the synchronization circuit 2, the purpose of which is to determine the coincidence of the two input two-phase signals and to shape the output pulses to a constant width. At the outputs 131, 132. 133 of the synchronization circuit 2 ^, signals occur synchronously at the moment of passing the pulses of the second phase of the two-phase synchronization signal to the clock input 130. When pulses are detected at both inputs 101, 102 of the first binary decoder 2 pulses will detect a pulse on the first output 132 of the sync circuit 2, while on pulse detection at both inputs 103, 104 of the second binary decoder 2 one of the four pulse

244 293 generuje na jeho druhém výstupu 133. Při současném výskytu pulsů na vstupech 101, 102, 103, 104 obou binárních dekodérů 2» jedna ze čtyř se generují pulsy na prvním i druhém výstupu 132, 133 synchronizačního obvodu 7. Při současném výskytu pulsů na prvním i druhém výstupu 132, 133 synchronizačního obvodu 2 se na výstupu 136 prvního hradla 8 NAND objeví signál, který zablokuje druhé hradlo 9 NAND a třetí hradlo 10 NAND. Pokud se objeví puls na prvním nebo druhém výstupu 132, 133 synchronizačního obvodu 7, pak se tento puls přenese bud na výstup druhého hradla 9 NAND, nebo na výstup třetího hradla 10 NAND synchronně s první fází synchronizačních pulsů. Při současném výskytu pulsů na prvním i druhém výstupu 132, 133 synchronizačního obvodu 7 se na výstupech 143, 144 druhého ani třetího hradla 9, 10 NAND neobjeví žádný puls. Pokud se puls objeví na výstupu 143 druhého hradla 9 NAND, pak dojde k jeho přenesení na vstup 147 pro čítání dolů prvního vratného čítače 11 a současně na vstup 149 pro čítání nahoru druhého vratného čítače 12. První vratný čítač 11 tedy sníží načítanou hodnotu o jedna, kdežto druhý vratný čítač 12 zvýší načítanou hodnotu o jedna. Obdobná situace nastane, když se puls objeví na výstupu 144 třetího hradla 10 NAND s tím rozdílem, že první vratný čítač 11 načítanou hodnotu zvýší o jedna, kdežto' druhý vratný čítač 12 načítanou hodnotu sníží o jedna. Na skupinové nastavovací vstupy 145, 152 obou vratných čítačů 21» 2A jsou přivedeny binární hodnoty ze vstupu 200 pro zadání binární kombinace udávající počet pulsů, o který se mohou oba vstupní dvoufázové průběhy odlišovat. Tuto kombinaci lze volit libovolně a měnit ji i v průběhu porovnávání s maximálním rozsahem odpovídajícím polovině rozsahu vratných čítačů 21» JA· Přenesené zadání binární kombinace do vratných čítačů 21 ^a JA ^se provede už s příchodem nastavovacího pulsu na vstup 203 pro nulování neshody, který zabezpečí, že zapsání hodnoty bude synchronní s druhou fází synchrónizačních pulsů a současně se vynuluje obvod 13 pro zachycení neshody s nulováním. Na vstup 146 pro nastavení prvního vratného čita- 6 244 293 če 11 a na vstup 151 pro nastavení druhého čítače 12 je přiveden třetí výstup 131 synchronizačního obvodu 7, na jehož synchronizační vstup 125 je přiveden signál nulování neshody, který je současně připojen na třetí vstup 155 obvodu 13 pro zachycení neshody s nulováním. Pokud se na výstupu prvního nebo ditiého vratného čítače 11 nebo 12 objeví puls, který znamená změnu stavu Čítače z nuly na plnou hodnotu, pak se tento puls zachytí v obvodu 13 pro zachycení neshody s nulováním, na jehož výstupu 158 je indikováno, že došlo k neshodě v počtu pulsů dvou vstupních signálů. Po přečtení stavu z výstupu 158 obvodu 13 pro zachycení neshody s nulováním lze celé zařízení uvést do počátečního stavu pulsem na vstup 203, který jednak přímo vynuluje obvod 13 pro zachycení neshody s nulováním a jednak pro zasynchronizování v synchronizačním obvodu 2 nastaví oba vratné čítače 11, 12 do počátečních podmínek.244 293 generates 133 at its second output. When pulses occur at the inputs 101, 102, 103, 104 of both binary decoders 2 »one in four, pulses are generated at the first and second outputs 132, 133 of the synchronization circuit 7. In the first and second outputs 132, 133 of the sync circuit 2, a signal appears at the output 136 of the first NAND gate 8 that disables the second NAND gate 9 and the third NAND gate 10. If a pulse occurs at the first or second output 132, 133 of the synchronization circuit 7, then this pulse is transmitted either to the output of the second NAND gate 9 or to the output of the third NAND gate 10 synchronously with the first phase of the synchronization pulses. With the simultaneous occurrence of pulses at the first and second outputs 132, 133 of the synchronization circuit 7, no pulse appears at the outputs 143, 144 of the second or third gate 9, 10. If the pulse occurs at the output 143 of the second NAND gate 9, it is transmitted to input 147 for counting down the first return counter 11 and simultaneously to input 149 for counting up the second return counter 12. Thus, the first return counter 11 decreases the count by one whereas the second return counter 12 increases the read value by one. A similar situation occurs when the pulse appears at the output 144 of the third gate 10 of the NAND, except that the first return counter 11 increases the count by one, while the second return counter 12 decreases the count by one. The binary values from the input 200 for inputting the binary combination indicating the number of pulses by which the two input two-phase waveforms may differ, are supplied to the group setting inputs 145, 152 of the two return counters 21.2A. This combination can be freely selected and changed during the comparison with the maximum range corresponding to half the range of reversible counters 21 »JA · Transmitted input of the binary combination to reversible counters 21 ^and JA ^is carried out with the arrival of the setting pulse to the non-compliance zero input 203. that the writing of the value will be synchronous with the second phase of the synchronization pulses and at the same time the reset circuit 13 will be reset. A third output 131 of the synchronization circuit 7 is connected to the input 146 for setting the first return counter 6 244 293 č 11 and to the input 151 for setting the second counter 12, to which the synchronization input 125 receives a mismatch reset signal which is simultaneously connected to the third input. 155 of the reset circuit 13 for detecting non-conformance. If there is a pulse at the output of the first or third return counter 11 or 12, which indicates that the counter state has been changed from zero to full, then this pulse is captured in the zero mismatch circuit 13, output 158 of which indicates that a counter has occurred. mismatch in the number of pulses of two input signals. After reading the state from the output 158 of the reset circuit 13, the entire device can be initialized by pulse to input 203, which both directly resets the reset circuit 13 and on the other hand sets both return counters 11 for synchronization. 12 to the initial conditions.

ší oblastí použití jsou všude tam, kde je třeba porovnávat poč ty pulsů dvou dvoufázových signálů, například v protiskluzové ochraně v elektrických lokomotivách a podobně.They are used wherever the number of pulses of two two-phase signals needs to be compared, for example in anti-slip protection in electric locomotives and the like.

Claims

SUBJECT OF THE INVENTION

Device for evaluating pulse count mismatches from two binary decoders one of four, four RS flips, a sync circuit, three NAND gates, two reversing counters, and a zero mismatch intercept circuit, that the output (105) with a weight of three and the output (106) with a weight of zero of the first binary decoder (1) one of four, whose first and rough input (101, 102) are inputs for two phases of the first two-phase pulses with first and second input (113, 114) of the first KC flip-flop (3) and output (107) with the weight of two and output (1 ^ 8) with the weight of the first binary decoder (1) with the first and second input (115, 116) ) of the second RS flip-flop (4), while the output (109) with a weight of three and the output (110) with a weight of zero of the second binary decoder (2) one of four, whose first and second inputs (103, 104) are inputs for two phases the second two-phase pulses are associated with the first and the second input (117, 118) of the third RS flip-flop (5) and the output (111) with the weight of two and the output (112) with the weight of the second binary decoder (2) with the first and second inputs (119,

120) a fourth RU flip-flop (6), wherein the output (121) of the first RS flip-flop (3) is connected to the second input (126) of the synchronization circuit (7), the output (122) of the second RS flip-flop (4) the third input (127) of the synchronization circuit (7), the output (123) of the third RS flip-flop (5) is connected to the fourth input (128) of the synchronization circuit (7) and the output (124) of the fourth RS flip-flop (6) a fifth input (129) of the synchronization circuit (7), the first output (132) of which is connected both to the first input (134) of the first NAND gate (8) and to the first input of the second NAND gate (9), the synchronization circuit (7) is connected to the second input (135) of the first NAND gate (8) and to the third input (142) of the third NAND gate (10), the output (136) of the first gate (8)

The NAND is connected to the second input (138) of the second NAND gate (9) and to the second input (141) of the third NAND gate (10), the third input (139) of the second NAND gate (9) and the first input (140) of the third the NAND gates (10) are connected to the input (201) for the first phase of the two-phase synchronization pulses, the output (143)

244 293 of the second gate (NAND 93) is connected simultaneously to the input (147) for counting down the first return counter (11) and to the input (149) for counting up the second return counter (12) while the output (144) of the third gate (10) ) The NAND is connected simultaneously to the upstream input (148) of the first reset counter (11) and the downstream input (150) of the second reset counter (12), wherein the group setting inputs (145, 152) of the two reset counters (11, 12) are coupled to a group input (201) for entering a binary combination, while a third output (131) is connected to an input (146) for setting the first return counter (11) and an input (159) for setting the second return counter (12) a synchronization circuit (7) whose synchronization input (125) is coupled to a non-conformity reset input (203) simultaneously with the third input (155) of the non-resetting circuit (13) while its clock input p (130) is coupled to the input (202) for the second phase of the two-phase synchronization pulses, the output (153) of the first return counter (11) is connected to the first input (156) of the zeroing circuit (13) 157) is connected to the output (154) of the second return counter (12) and whose output (158) is the output of the entire device.