CS244490B1 - Wiring to override insignificant zeros of a digital pointer - Google Patents
Wiring to override insignificant zeros of a digital pointer Download PDFInfo
- Publication number
- CS244490B1 CS244490B1 CS848217A CS821784A CS244490B1 CS 244490 B1 CS244490 B1 CS 244490B1 CS 848217 A CS848217 A CS 848217A CS 821784 A CS821784 A CS 821784A CS 244490 B1 CS244490 B1 CS 244490B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- digit
- resistor
- terminal
- Prior art date
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Řešení se týká zapojení obvodu pro potlačení nevýznamných nul stojících před prvním platpým celým číslem číselného údaje třímístného číslicového zobrazovače pracujícího v multiplexním režimu a to v závislosti na poloze desetinné tečky údaje. Při rozsvícení desetinné tečky před první nebo před prostřední číslicí třímístného číslicového zobrazovače se řídí činnost dekodéru, který ovládá číslicový zobrazovač. Tím se zabrání zobrazení nevýznamné nuly na prvním nebo prvním i druhém místě číselného údaje. Obvod se využije v panelových číslicových ukazovacích přístrojích.The solution concerns the connection of a circuit for suppressing insignificant zeros standing before the first significant integer of a numerical data of a three-digit digital display operating in multiplex mode, depending on the position of the decimal point of the data. When the decimal point before the first or middle digit of the three-digit digital display is lit, the operation of the decoder that controls the digital display is controlled. This prevents the display of an insignificant zero in the first or first and second place of the numerical data. The circuit is used in panel digital display devices.
Description
Vynález se týká zapojení pro potlačení nevýznamných nul číslicového ukazatele třímístného číslicového zobrazovače praoujícího v multiplexním režimu, a to v závislosti na poloze desetinné tečky údaje.The invention relates to a circuit for suppressing insignificant zeros of a three-digit digital display operating in multiplex mode depending on the position of the decimal point of the data.
Při zobrazování údaje na třímístném číslicovém ukazateli, který je například součástí panelového číslicového ukazovacího přístroje, se pro přehlednost zobrazovaného údaje, a tím i pro snížení pravděpodobnosti vzniku řádové chyby při jeho čtení vyžaduje, aby se nezobrazovala číslice nula na prvním místě zleva, přísluěí-li vzhledem k poloze pohyblivé w i desetinné tečky toto místo řádu číselného údaje 10 nebo 10 .When displaying data on a three-digit digital indicator, which is part of a digital panel, for example, for clarity of the displayed data and thus reducing the likelihood of reading error, it is not necessary to display zero in the first position from the left. due to the position of the movable decimal point, this place of the order of 10 or 10.
Číslice nula se nemá rovněž zobrazit na druhém místě údaje zleva, přísluěí-li toto místo řádu 10 a číslice nula se současně vyskytuje též v řádu 10 . V těchto případech mé být číslicovka zobrazovače na prvním, resp. prvním i druhém místé zleva zhasnuta.The digit zero should also not appear in the second place of the data from the left, if this place belongs to the order of 10 and the digit zero is also present in the order of 10. In these cases, the display numeral should be on the first, respectively. the first and second places are switched off from the left.
Jestliže se každé číslicovka zobrazovače řídl vlastním dekodérem spínajícím její jednotlivé segmenty, je možno potlačení nevýznamných nul stojících před prvním platným celým číslem zajistit známým zapojením, v němž je blokovací výstup dekodéru yyěěího řádu propojen se zháěecím vstupem dekodéru následujícího nižěího řádu, přičemž zháěecl vstup dekodéru nejvyšěího řádu je spojen se zemí.If each display digit was driven by its own decoder switching its individual segments, suppression of insignificant zeros before the first valid integer can be provided by a known circuit in which the blocking output of the next-order decoder is coupled to the next-order decoder's quench input. Order is connected to the ground.
U Často využívaného multiplexního zapojení zobrazovače, které je výhodnější z hlediska počtu potřebných součástek i nároků na napájecí napětí, kde jsou odpovídající si segmenty jednotlivých číslicovek propojeny a řízeny jedním dekodérem, nelze popsaný způsob potlačení nevýznamných nul použít.With the often used multiplex wiring of the display, which is more advantageous in terms of the number of components needed and the power supply requirements, where the corresponding segments of the individual numerals are interconnected and controlled by a single decoder, the described method of suppressing insignificant zeros cannot be used.
Tyto nedostatky odstraňuje zapojení pro potlačení nevýznamných nul v číselném údaji třímístného číslicového zobrazovače podle vynálezu. Zobrazovač pracuje v multiplexním režimu a je ovládán prostřednictvím dekodéru převádějícího výstupní kód analogově číslicového převodníku na kód sedmisegmentového zobrazovače a prostřednictvím řádového spínače, řízeného příslušnými výstupními šumaly analogově číslicového převodníku.These drawbacks are eliminated by the circuitry for suppressing insignificant zeros in the numerical data of the three digit digital display according to the invention. The display operates in multiplex mode and is controlled by a decoder converting the output code of the analog-to-digital converter to the code of a seven-segment display and by means of an order switch controlled by the respective output noise of the analog-to-digital converter.
>váho ram i > ...> your ram i> ...
odporu a se vstupem prvního invéresistance and with the input of the first inve
Podstata vynélezu spočiň 7 ťlm/HEe ‘prvnY vystup řádového spínače je spojen s anodovým vstupem první číslice tříWík%r8Š^J sejgpentoyé^e zobrazovače, s prvním vývodem prvního nvJPtíoru, * kteráSUMMARY OF THE INVENTION The first output of the order switch is coupled to the anode input of the first digit of the display, with the first terminal of the first np, which
Výstup prvního invertoru je spojen s prvním vstupem druhého součinového obvodu a se vstupem druhého invertoru, jehož výstup* jte^ qgpjen β prvním nastavovacím vstupem klopného obvodu a s prvním nulovacím , a /!»·The output of the first inverter is coupled to the first input of the second product circuit and to the input of the second inverter, whose output is only the first setting input of the flip-flop and the first reset, and /!
Druhý nastavovací vstup klo^Y^V o%ýe^u^e^ spoj^n^s výstupem třetího invertoru, jehož vstup je spojen s blokovacím výstupem dekodéru a-se druhým nulovacím vstupem klopného obvodu.The second set-up input is connected to the output of a third inverter whose input is coupled to the decoder blocking output and the second flip-flop reset input.
výkresydrawings
Výstup klopného obvodu je spejen se třetím vstupem prvního součinového ebvedu, jehož první vstup je spojen s prvním vývodem druhého odporu, se druhým výstupem řádového spínače a s anodovým vstupem druhé číslice třímístného sedmisegmentového zobrazovače.The output of the flip-flop is associated with the third input of the first product circuit, the first input of which is connected to the first terminal of the second resistor, the second output of the line switch, and the anode input of the second digit of the three digit seven-segment display.
Katodový vstup třetí desetinné tečky třímístného sedmisegmentového zobrazovače je spojen s prvním vývodem třetího odporu, se třetím výstupem spínacího bloku a s prvním vstupem prvního součinového obvodu, jehož výstup je spojen se druhým vstupem druhého součinového obvodu.The cathode input of the third decimal point of the three-digit seven-segment display is coupled to the first terminal of the third resistor, the third output of the switching block, and the first input of the first product circuit whose output is coupled to the second input of the second product circuit.
Výstup druhého součinového obvodu je spojen se třetím vstupem třetího součinového obvodu. Druhý vstup třetího součinového obvodu je spojen s prvním vývodem čtvrtého odporu, s prvním výstppem spínacího bloku a s katodovým vstupem první desetinná tečky třímístného sedmisegmentového zobrazovače, jehož katodový vstup druhá desetinná tečky je spojen ee dru3 244490 hýa výstup·· spínacího bloku, s jedním vývodem pátého odporu as prvním vstupem třetího součinového obvodu. Výstup třetího součinového obvodu je spojen se zháěecím vstupem dekodéru.The output of the second product circuit is coupled to the third input of the third product circuit. The second input of the third product circuit is coupled to the first terminal of the fourth resistor, the first output of the switching block, and the cathode input of the first decimal point of the three-digit 7-segment display whose cathode input of the second decimal point is connected ee dru3 244490 resistance and with the first input of the third product circuit. The output of the third product circuit is connected to the arc input of the decoder.
Druhý vývod prvního odporu a druhý vývod druhého odporu je spojen se zemí. Druhý vývod třetího odporu, druhý vývod-čtvrtého odporu a druhý vývod pátého pdporu je spojen s kladnou napájecí svorkou zapojení.The second terminal of the first resistor and the second terminal of the second resistor are connected to ground. The second terminal of the third resistor, the second terminal of the fourth resistor, and the second terminal of the fifth resistor are connected to the positive power terminal of the wiring.
Výhodou zapojení podle vynálezu je to, že umožňuje potlačení nevýznamných nul v údaji třímístného číslicového ukazatele pracujícího v multiplexním režimu přinášejícím úsporu dvou dekodérů pro řízení číslicovek i menSÍ nároky na napájení.The advantage of the circuitry according to the invention is that it allows the suppression of insignificant zeros in the 3-digit multiplex mode data display, which saves two decoders for numeric control as well as less power requirements.
Dotlačením nul před prvním celým platným číslem se sníží pravděpodobnost vzniku řádová chyby při čtení údaje. Zapojení je jednoduchá a klade snížená nároky na prostor.Pressing zeros before the first valid integer decreases the probability of occurrence of a reading error. The wiring is simple and requires less space.
Zapojení je znázorněno v blokovém schématu na připojeném výkrese.The wiring is shown in the block diagram in the attached drawing.
Jednotlivé bloky zapojení je možno charakterizovat takto. Anelogověčíslicový převodník X je integrovaný obvod pracující metodou dvojí integrace převádějící napětí přivedené na jeho vstup χχ na trojciferný číslicový údaj.Individual wiring blocks can be characterized as follows. Anelog-to-digital converter X is an integrated circuit operating by the dual integration method converting the voltage applied to its input χχ to a three-digit number.
Dekodér £ je integrovaný obvod pro převod binárně dekadického kódu na kód sedmisegmentového zobrazovače. Třímístný sedmisegmentový zobrazovač £ sestavený ze tří číslicovek so vzájemně propojenými katodami odpovídajících si segmentů opatřených předřazenými odpory a vyvedenými katodami desetinných teček před jednotlivými číslicemi, též opatřenými příslušnými předřadnýai odpory.The decoder 6 is an integrated circuit for converting a binary decimal code into a seven-segment display code. A three digit seven-segment display unit consisting of three numerals with interconnected cathodes of corresponding segments provided with upstream resistors and outputted cathodes of decimal points before the individual digits, also provided with respective upstream resistors.
Spínací blok £ desetinných teček je sestaven z ručně ovládaných spínačů nebo je vytvořen ze spínacích tranzistorů. Při automatické volbě desetinné tečky je doplněn dalěími obvody.The decimal point switching block 6 is composed of manually operated switches or is made of switching transistors. In the case of automatic selection of the decimal point it is supplemented by other circuits.
Slouží k připojení katod jednotlivých desetinných teček na zem. Řádový spínač £ je sestaven ze tří spínacích tranzistorů. Přivádí kladné napájecí napětí na společné anody jednotlivých číslicovek.It serves to connect cathodes of individual decimal points to the ground. The line switch 6 is composed of three switching transistors. It applies a positive supply voltage to the common anodes of the individual numerals.
Spínací tranzistory se ovládají logickými výstupními signály analogověčlslicového převodníku. VSechny Jubertory 6, 7, 8 jsou stejné. Jsou vytvořeny z hradel typu NAND. Klopný obvod £ typu B-S, je vytvořený ze čtyř hradel typu NAND.The switching transistors are controlled by the logic output signals of the A / D converter. All Jubertory 6, 7, 8 are the same. They are made of NAND type gates. The B-S-type flip-flop is formed from four NAND-type gates.
VSechny součinové obvody 10, 11, 12, jsou stejné. Jsou vytvořeny ze třívstupových hradel typu MAND. Tato hradla jsou částí integrovaného obvodu. Zapojeni jednotlivých bloků je provedeno následovně.All the product circuits 10, 11, 12 are the same. They are made of three-entry gates of the MAND type. These gates are part of an integrated circuit. Connection of individual blocks is done as follows.
Vstupní svorka f£ zapojení je spojena se vstupem 1.1 analogově číslicového převodníku X· Skupinový výstup Xg analogově číslicového převodníku χ je spojen se skupinovým vstupem 21 dekodéru £.The input terminal f £ is connected to input 1.1 of the A / D converter X · The group output Xg of the A / D converter χ is connected to the group input 21 of the decoder £.
Skupinový výstup ££ dekodéru £ je spojen se skupinovým vstupem 31 třímístného sedmisegaentového zobrazovače £. První řádový výstup 13 analogově číslicového převodníku X je spojon ae třetím řídicím vstupem 53 řádového spínače £.The group output £ of the decoder spoj is coupled to the group input 31 of the three digit seven-megapixel displayer.. The first order output 13 of the analog-to-digital converter X is a junction and the third control input 53 of the order switch 8.
. Druhý řádový výstup analogově číslicového převodníku χ je spojen se druhým řídicím vstupem ££ řádového spínače £. Třetí řádový výstup j£ analogově číslicového převodníku χ je spojen se prvním řídicím vstupem £X řádového spínače £.. The second order output of the analog-to-digital converter χ is connected to the second control input £ of the line switch.. The third order output £ of the A / D converter χ is coupled to the first control input vstup X of the switch £.
»»tí výstup ££ řádového spínače £ je spojen s anodovým vstupem 37 třetí číslice třímístného sedmisegmentového zobrazovače χ. První výstup 54 řádového spínače X je spojen s anodovým vstupem 35 první číslice třímístného segmentového zobrazovače X, s prvním vývodem prvního odporu 130. a ae vstupem £χ prvního invertoru χ.The third output of the line switch 8 is coupled to the anode input 37 of the third digit of the three digit seven-segment display χ. The first output 54 of the line switch X is coupled to the anode input 35 of the first digit of the three digit segment display X, to the first terminal of the first resistor 130, and to the input χ of the first inverter χ.
Výstup 62 prvního invertoru £ je spojen s prvním vetupém 111 druhého součinového obvodu 11 a se vstunemi 71 druhého invertoru 2, jehož výstup 72 je spojen s prvním nastavovacím vstupem XX klopného obvodu Jas prvním nulovacím vstupem 93 klopného obvodu χ.The output 62 of the first inverter 6 is connected to the first inlet 111 of the second product circuit 11 and to the inlets 71 of the second inverter 2, the output 72 of which is connected to the first adjusting input XX of the flip-flop.
Druhý nastavovací vstup £X klopného obvodu X je spojen s výstupem 82 třetího invertoru X, jehož vstup 81 je spojen s blokovacím výstupem XX dekodéru X a se druhým nulovacím vstupem 94 klopného obvodu χ.The second flip-flop adjusting input X is connected to the output 82 of the third inverter X, whose input 81 is coupled to the blocking output XX of the decoder X and to the second flip-flop reset input 94, χ.
Výstup 95 klopného obvodu χ je spojen se třetím vstupem 103 prvního součinového obvodu li- První vstup 102 prvního součinového obvodu )0, je spojen s prvním vývodem druhého odporu 140. se druhým výstupem XX řádového spínače X a s anodovým vstupem X£ druhé číslice třímístného sedmisegaentového zobrazovače X, jehož katodový vstup 34 třetí desetinné tečky je spojen s prvním vývodem třetího odporu 150. se třetím výstupem 43 spínacího bloku £ a s prvním vstupem 103 prvního součinového obvodu J£.The flip-flop output 95 is connected to the third input 103 of the first product circuit 103, the first input 102 of the first product circuit 101, is connected to the first terminal of the second resistor 140, the second output XX of the switch X and the anode input X6 of the second digit. the display X, whose cathode input 34 of the third decimal point is connected to the first terminal of the third resistor 150, to the third output 43 of the switching block 8, and to the first input 103 of the first product circuit 10.
Výstup 104 prvního součinového obvodu IX je spojen se druhým vstupem 112 druhého součinového obvodu JJ,,, jehož výstup 113 je spojen se třetím vstupem 123 třetího součinového obvodu 12.The output 104 of the first product circuit IX is connected to the second input 112 of the second product circuit 11, whose output 113 is connected to the third input 123 of the third product circuit 12.
Druhý vstup 122 třetího součinového obvodu 12 je spojen s prvním vývodem čtvrtého odporu (¢0. s prvním výstupem 41 spínacího bloku £ a a katodovým vstupem XX první desetinné tečky třímístného sedmisegmentového zobrazovače X, jehož katodový vstup XX druhé desetinné tečky je spojen se druhým výstupem £X spínacího bloku £, s jedním vývodem pátého odporu 170. a s prvním vstupem 121 třetího součinového obvodu IX, jehož výstup 124 je spojen se zhéěecím vstupem 22 dekodéru 2.The second input 122 of the third product circuit 12 is connected to the first terminal of the fourth resistor (¢ 0) with the first output 41 of the switching block 6a and the cathode input XX of the first decimal point of the three digit seven-segment display. X of the switching block 6, with one terminal of the fifth resistor 170 and with the first input 121 of the third product circuit IX, the output 124 of which is connected to the decaying input 22 of the decoder 2.
Druhý vývod prvního odporu 130 a druhý vývod druhého odporu 140 je spojen se zemí, zatímco druhý vývod třetího odporu 1XX, druhý vývod čtvrtého odporu X§£ a druhý vývod pátého odporu 170 je spojen s kladnou napájecí svorkou zapojení.The second terminal of the first resistor 130 and the second terminal of the second resistor 140 are coupled to ground, while the second terminal of the third resistor 1XX, the second terminal of the fourth resistor X6 and the second terminal of the fifth resistor 170 is connected to the positive terminal.
rr
Zapojení pracuje takto. Při rozsvícení desetinné, tečky před první nebo před prostřední číslicí třímístného číslicového zobrazovače, což odpovídá charakteru zobrazení οΧΪΖ . nebo Xo YZ, se přivede napčtl logické úrovně L na první vstup 121 třetího součinového obvodu 12 nebo na jeho druhý vstup χχχ.The wiring works as follows. When the decimal light is on, a dot before the first or before the middle digit of the three-digit digital display corresponds to the display character οΧΪΖ. or X0 YZ, the logic level L is applied to the first input 121 of the third product circuit 12 or to its second input χχχ.
Tím se třetí součinový obvod 12. Na jeho výstupu 124 a současně na zhéěecím vstupu XX dekodéru X je trvale úroveň H, které neovlivní funkci dekodéru χ. Proto se budou na věech Slslicovkéch zobrazovače indikovat všechny číslice včetně nuly.Thereby, the third product circuit 12 is at its output 124 and at the same time at the decaying input XX of the decoder X is a level H which does not affect the function of the decoder χ. Therefore, all digits, including zero, will be indicated on all of the display devices.
Nezvolí-li se žádná desetinná tečka, bude na prvním vstupu 121 třetího součinového obvodu IX a na jeho druhém vstupu 122 signál logické úrovně H, který bude též na prvním vstupu 101 prvního součinového obvodu IX, protože tyto vstupy 121. 122 a 101 jsou připojehy přes jim přiřazené odpory 170. 160 a 150 na kladné napájecí napětí.If no decimal point is selected, the first input 121 of the third product circuit IX and its second input 122 will have a logic level H signal, which will also be on the first input 101 of the first product circuit IX, since these inputs 121, 122 and 101 are through the resistors 170, 160 and 150 assigned to them to the positive supply voltage.
Potom se pří zobrazování první číslice' přivede na vstup £χ prvního invertoru £ napětí logické úrovně H. Signál logické úrovně 1» z výstupu ££ prvního Invertoru £ zablokuje přes první vstup 111 druhý součinový obvod H, na jehož výstupu HX bude signál logické úrovně H.Then, when displaying the first digit ', logic level H voltage is applied to input χ of the first inverter £. Logic level signal 1 »from output £ of first inverter zab is blocked via the first input 111 of the second product circuit H, H.
Na věech vstupech 121. 122 a 123 třetího součinového obvodu IX bude signál logické úrovně H. Na výstupu XXX třetího součinového obvodu XX a současně ne zhéěecím vstupu XX dekodéru X bude signál logické úrovně L.At all inputs 121, 122 and 123 of the third product circuit IX, there will be a logic level H signal. At the output XXX of the third product circuit XX and at the same time no decay input XX of the decoder X will be a logic level signal L.
V tomto případě se na skupinovém výstupu 24 dekodéru 2 nastaví při dekódování číslice nula taková kombinace, které odpovídá prázdný znak, tj. zhasnuté Síslicovka. V nejvyěěím řádu údaje se proto číslice nula nezobrazí a současně se na blokovacím výstupu 22 dekodéru 2 objeví signál logické úrovně L.In this case, on the group output 24 of the decoder 2, when decoding the digit zero, a combination is set that corresponds to an empty character, i.e. the extinguished digit. Therefore, in the highest order of magnitude, the zero digit is not displayed and at the same time a logic level L signal appears on the blocking output 22 of the decoder 2.
Tento signál se přes třetí invertor 8 zavede na druhý nastavovací vstup 22 klopného obvodu 2* Na jeho prvním nastavovacím vstupu 21 je při zobrazování první číslice rovněž signál logická úrovně H.This signal is applied via the third inverter 8 to the second setting input 22 of the flip-flop 2 *. At its first setting input 21, the logic level signal H is also present when the first digit is displayed.
Tím se výstup 95 klopného obvodu 2 nastaví na logickou úroveň H. Po skončení časového Intervalu odpovídajícího zobrazení první číslice se vstup 21 prvního invertoru 6 uzemní přes první odpor 130.Thus, the output 95 of the flip-flop 2 is set to logic level H. After the time interval corresponding to the display of the first digit, the input 21 of the first inverter 6 is grounded via the first resistor 130.
Signál logické úrovně H z jeho výstupu 22 prvního invertoru 2 uvolní druhý součinový obvod 11. Signál logická úrovně L z výstupu 72 druhého invertoru J zablokuje oba nastavovací vstupy 21 a 92 i oba nulovací vstupy 93 a 94 klopného obvodu 2*The logic level signal H from its output 22 of the first inverter 2 releases the second product circuit 11. The logic level signal L from the output 72 of the second inverter J disables both the adjusting inputs 21 and 92 and both the reset inputs 93 and 94 of the flip-flop 2 *.
Na jeho výstupu 22 zůstává zachován signál logické úrovně Η. V časovém Intervalu odpovídajícím zobrazení prostřední číslice se přivede napětí logické úrovně H na druhý vstup 102 prvního součinového obvodu I£> tím se na jeho výstupu 104 objeví signál logické úrovně L, který zablokuje přes druhý vstup 112 druhý součinový obvod 11.Its output 22 retains the logic level signal Η. In the time interval corresponding to the middle digit display, the logic level voltage H is applied to the second input 102 of the first product circuit 10, thereby providing a logic level signal L at its output 104 which disables the second product circuit 11 via the second input 112.
Na jeho výstupu 113 bude signál logická úrovně H. Tím se na výstupu 124 třetího součinového obvodu 12 a současně i na zháěecím vstupu 22 dekodéru 2 nastaví signál logické úrovně L.At its output 113, the logic level H signal will be set. This sets the logic level L signal at the output 124 of the third product circuit 12 and at the same time at the burst input 22 of the decoder.
Při dekódování číslice nula se pak na skupinovém výstupu 24 dekodéru 2 nastaví kombinace odpovídající prázdněnu znaku. Následkem toho se v prostředním řádu údaje číslice nula nezobrazí.When decoding zero, the combination corresponding to the blank character is then set on the group output 24 of the decoder. As a result, zero is not displayed in the middle order.
Bude-li/číslice, která se zobrazuje na nejvyěěím řádu, různá od nuly, zůstane přitom blokovací výstup 23 dekodéru 2 ve stavu logické úrovně H, takže na obou nulovacích vstupech 22 a 24 Klopného obvodu 2 bude signál logické úrovně H a tím se na výstupu 95 klopného obvodu 2 nastaví signál logické úrovně L, který setrvá i po ukončení časového intervalu příslušejícího zobrazení první číslice.If the / digit that is displayed at the highest order is different from zero, the blocking output 23 of the decoder 2 will remain in logic level H, so that both the reset inputs 22 and 24 of flip-flop 2 will have a logic level H signal and The output 95 of the flip-flop 2 sets a logic level L signal that persists even after the end of the time interval corresponding to the display of the first digit.
Tím se přes třetí vstup 103 zablokuje první součinový obvod J£, na jehož výstupu 104 bude signál logické úrovně H. Při zobrazení prostřední číslice bude proto na obou vstupech 111 a 112 druhého součinového obvodu 11 signál logické úrovně H.Thereby, the first product circuit 10, whose output 104 will be a logic level H signal, is blocked via the third input 103. When the middle digit is displayed, the logic level H signal will be present on both inputs 111 and 112 of the second product circuit 11.
Na výstupu (£3 druhého součinového obvodu 11 bude signál logické úrovně L, který přes třetí vstup 123 zablokuje třetí součinový obvod J2> na jehož výstupu 124 a současně na zháSecím vstupu 22 dekodéru 2 bude signál logické úrovně H, který neovlivní činnost dekodéruAt the output (33 of the second product circuit 11) there will be a logic level signal L which, via the third input 123, blocks the third product circuit 12 at its output 124 and at the same time at the interruption input 22 of the decoder 2.
2·2 ·
Na prostřední číslicovce se pak budou zobrazovat vSechny číslice včetně nuly. Je-li rozsvícena desetinné tečka před poslední číslicí údaje, čemuž odpovídá charakter zobrazení XYoZ, potom se přes první vstup 101 zablokuje první součinový obvod 1c.All digits, including zero, will then be displayed on the middle numeral. If the decimal point is lit before the last digit of the data, which corresponds to the XYoZ display character, then the first product circuit 1c is blocked via the first input 101.
Na jeho výstupu 1Q4 je trvale signál logické úrovně H bez ohledu na stav výstupu 22 klopného obvodu 2· V tom případě dochází již popsaným způsobem k potlačení číslice nula pouze v nejvySSÍm řádu údaje.At its output 10Q there is a continuous logic level H signal regardless of the state of the flip-flop 22 output. In this case, the zero digit is suppressed as described above only in the highest order of data.
Vynálezu se využije v zapojení třímístných číslicových ukazatelů pracujících v multiplexním režimu, která jsou součástí panelových číslicových ukazovacích přístrojů, případně i jiných číslicových přístrojů.The invention is utilized in the connection of three-digit digital indicators operating in multiplex mode, which are part of the panel digital pointing devices, or other digital devices.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS848217A CS244490B1 (en) | 1984-10-29 | 1984-10-29 | Wiring to override insignificant zeros of a digital pointer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS848217A CS244490B1 (en) | 1984-10-29 | 1984-10-29 | Wiring to override insignificant zeros of a digital pointer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS821784A1 CS821784A1 (en) | 1985-09-17 |
| CS244490B1 true CS244490B1 (en) | 1986-07-17 |
Family
ID=5432449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS848217A CS244490B1 (en) | 1984-10-29 | 1984-10-29 | Wiring to override insignificant zeros of a digital pointer |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS244490B1 (en) |
-
1984
- 1984-10-29 CS CS848217A patent/CS244490B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS821784A1 (en) | 1985-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5386156A (en) | Programmable function unit with programmable fast ripple logic | |
| US5969657A (en) | Digital to analog converter | |
| JPH06196958A (en) | Programmable variable length delay circuit | |
| EP0074722A3 (en) | Multilevel logic circuit | |
| US5105193A (en) | Digital to analogue convertors | |
| JPS5739617A (en) | Digital-to-analog converter | |
| CS244490B1 (en) | Wiring to override insignificant zeros of a digital pointer | |
| GB1171914A (en) | Lighting Control Apparatus. | |
| US3757139A (en) | Solid state switcher for radio broadcast programming | |
| US5528169A (en) | Method and structure for providing a flip flop circuit with a configurable data input path | |
| JPS57129536A (en) | Variable logic device | |
| KR100301575B1 (en) | Signal transmitter | |
| SU1617675A1 (en) | Device for controlling switching of standby facility | |
| JPS5635202A (en) | Multiplex control device | |
| SU1378097A1 (en) | Redundant amplifier | |
| US4682166A (en) | Set point change-over circuit for fluid control valves | |
| SU943792A1 (en) | Comand-signal set | |
| US3588879A (en) | Multidigit code translator | |
| US5191325A (en) | Programmable relay control device | |
| JPS56162536A (en) | Sequential switcher | |
| JPS56102120A (en) | Digital-to-analog converter | |
| EP0544394B1 (en) | Electrical apparatus | |
| GB2053601A (en) | Circuit arrangement for tuning into one of a number of radioelectric signals | |
| CS220049B1 (en) | Button set wiring | |
| JPS55158736A (en) | Automatic switching transmitter for input signal |