CS244722B1

CS244722B1 - Engaging the catch circuit from the multiplexer

Info

Publication number: CS244722B1
Application number: CS849328A
Authority: CS
Inventors: Josef Kelbler; Zdenek Korvas
Original assignee: Josef Kelbler; Zdenek Korvas
Priority date: 1984-12-04
Filing date: 1984-12-04
Publication date: 1986-08-14
Also published as: CS932884A1

Abstract

Zapojeni se týká oboru logických obvodů a řeší problém zmenšení zpoždění záchytného obvodu s multiplexorem. Tento problém řeší zapojení tím, že využívá multiplexor se zpětnou vazbou nejen jako multiplexor pro výběr dat, ale i jako záchytný obvod řízený hodinovým signálem, který je přiveden na jeden z adresových vstupů jultiplexoru. Zbylé adresové vstupy jsou použity pro výběr dat.The circuit is related to the field of logic circuits and solves the problem of reducing the delay of the capture circuit with a multiplexer. The circuit solves this problem by using a feedback multiplexer not only as a multiplexer for data selection, but also as a capture circuit controlled by a clock signal, which is fed to one of the address inputs of the multiplexer. The remaining address inputs are used for data selection.

Description

(54) Zapojeni záchytného obvodu z multiplexoru(54) Connection of the catch circuit from the multiplexer

Zapojeni se týká oboru logických obvodů a řeší problém zmenšení zpoždění záchytného obvodu s multiplexorem. Tento problém řeší zapojení tím, že využívá multiplexor se zpětnou vazbou nejen jako multiplexor pro výběr dat, ale i jako záchytný obvod řízený hodinovým signálem, který je přiveden na jeden z adresových vstupů jultiplexoru.The circuitry relates to the field of logic circuits and solves the problem of reducing the delay of the gripper circuit with the multiplexer. Wiring solves this problem by using a feedback multiplexer not only as a data multiplexer, but also as a clock-controlled intercept circuit, which is applied to one of the jultiplexer address inputs.

Zbylé adresové vstupy jsou použity pro výběr dat.The remaining address inputs are used for data selection.

Vynález se týká zapojeni záchytného obvodu z multiplexoru.The invention relates to the connection of a catch circuit from a multiplexer.

Dosavadní známá zapojení záchytných obvodů (Catch) neslučovala funkci multiplexoru se záchytným obvodem do jediného obvodu. V zapojeních, kde bylo nutné použít multiplexor, jehož výstup měl být zachycen do záchytného obvodu, bylo zapotřebí zapojit za sebou multiplexor a samostatný záchytný obvod. Takovéto řešení je nevýhodné z hlediska velkého zpoždění pro průchozí signály.The prior art Catch circuitry did not combine the multiplexer function with the catch circuit into a single circuit. In circuits where it was necessary to use a multiplexer, the output of which was to be captured into the catch circuit, it was necessary to connect the multiplexer and a separate catch circuit. Such a solution is disadvantageous in view of the large delay for the through signals.

Uvedené nevýhody odstraňuje zapojení záchytného obvodu z multiplexoru podle vynálezu, jehož podstata spočívá v tom, že datový vstup celého obvodu je spojen s přímým datovým vstupem multiplexoru. Výstup tohoto multiplexoru je pak spojen s nepřímým datovým vstupem téhož multiplexoru a zároveň je to výstup celého obvodu. Hodinový vstup celého obvodu je spojen s prvním adresovým vstupem multiplexoru. Zbylá část adresových vstupů téhož multiplexoru je pak spojena s adresovým vstupem celého obvodu.These drawbacks are eliminated by the connection of the catch circuit from the multiplexer according to the invention, which is based on the fact that the data input of the whole circuit is connected to the direct data input of the multiplexer. The output of this multiplexer is then connected to the indirect data input of the same multiplexer and at the same time it is the output of the whole circuit. The clock input of the whole circuit is connected to the first address input of the multiplexer. The remaining part of the address inputs of the same multiplexer is then connected to the address input of the entire circuit.

Zapojení záchytného obvodu z multiplexoru podle vynálezu má proti známým zapojením výhodu v tom, že využívá multiplexor nejen pro výběr dat, ale i jako hodinovým signálem řízený záchytný obvod. Jediným multiplexorem jsou vlastně spojeny dvě funkce. Toto řešení pak vede k tomu, že výsledný záchytný obvod z multiplexoru podle vynálezu má malé zpoždění pro průchozí signály.The interlocking circuit of the multiplexer according to the invention has the advantage over known interconnections in that it uses the multiplexer not only for data selection but also as a clock-controlled intercept circuit. In fact, two functions are linked by a single multiplexer. This solution then results in the resulting multiplexer intercept circuit of the invention having a small delay for the through signals.

Příklad zapojení záchytného obvodu z multiplexoru podle vynálezu je znázorněn na připojeném výkresu.An example of a circuit of a multiplexer retaining circuit according to the invention is shown in the attached drawing.

Datový vstup 2 celého obvodu je spojen s přímým datovým vstupem 12 multiplexoru 2· Výstup multiplexoru 2 je spojen s nepřímým datovým vstupem 11 téhož multiplexoru 2 ^{a s} výstupem 5 celého obvodu. Hodinový vstup 3 celého obvodu je spojen s prvním adresovým vstupem 13 multiplexoru 2· Zbylá část adresových vstupů 14 téhož multiplexoru2 je spojena s adresovým vstupem 2 celého obvodu.The data input 2 of the whole circuit is connected to the direct data input 12 of the multiplexer 2. The output of the multiplexer 2 is connected to the indirect data input 11 of the same multiplexer 2 ^{and to the} output 5 of the whole circuit. The clock input 3 of the whole circuit is connected to the first address input 13 of the multiplexer 2. The remainder of the address inputs 14 of the same multiplexer 2 is connected to the address input 2 of the entire circuit.

Zapojení záchytného obodu z multiplexoru podle vynálezu používá obecně N-vstupový multiplexor, který má log₂N adresových vstupů. Na jeden adresový vstup (kterýkoli - ve vynálezu označený jako první adresový vstup 13) 3® přiveden hodinový signál pro ovládání záchytného obvodu. Tento první adresový vstup 13 určuje rozdělení N datových vstupů multiplexoru do dvou množin: N/2 datových vstupů patří do množiny, která je označena jako přímý datový vstup 12 multiplexoru a zbylých N/2 datových vstupů pak patří do množiny, která je označena jako nepřímý datový vstup 11 multiplexoru. Které datové vstupy multiplexoru patří do které množiny, určuje aktivní hladina hodinového signálu určeného pro ovládáni záchytného obvodu.The multiplexer intercept circuit of the present invention generally uses an N-input multiplexer having a log of ₂ N address inputs. A clock signal for controlling the catch circuit is applied to one address input (any - referred to in the invention as the first address input 13) 3 ®. This first address input 13 determines the division of the N multiplexer data inputs into two sets: N / 2 data inputs belong to a set designated as direct multiplexer data input 12 and the remaining N / 2 data inputs belong to a set designated as indirect multiplexer data input 11. Which multiplexer data inputs belong to which set is determined by the active level of the clock signal intended to control the catch circuit.

Je-li na prvním adresovém vstupu 13 multiplexoru 2 právě aktivní hladina hodin, je multiplexorem 2 vybrán jeden z datových vstupů patřících do množiny: přímý datový vstup 12 multiplexoru. Který z N/2 datových vstupů je vybrán, je určeno zbylou částí adresových vstupů 14 multiplexoru 2· To znamená (log₂N) - 1 zbylých adresových vstupů 14 (není zastoupen první adresový vstup 22.) určuje který z N/2 datových vstupů je vybrán multiplexorem 2· Je-li na prvním adresovém vstupu 13 multiplexoru 2 pasivní hladina hodinového signálu, pamatuje si záchytný obvod z multiplexoru 2 logickou hodnotu vybraného datového vstupu, která byla na výstupu multiplexoru 2 před ukončením aktivní hladiny hodin. Toto zapamatováni je možné díky propojení (zpětné vazbě) výstupu multiplexoru 2 (multiplexor 2 ^má pouze jediný výstup) se všemi N/2 datovými vstupy, které patří do množiny, která je označena jako nepřímý datový vstup 11.If the clock level is currently active at the first address input 13 of the multiplexer 2, the multiplexer 2 selects one of the data inputs belonging to the set: the direct data input 12 of the multiplexer. Which of the N / 2 data inputs is selected is determined by the remainder of the address inputs 14 of the multiplexer 2 · That is (log ₂ N) - 1 of the remaining address inputs 14 (the first address input 22 is not represented) determines which of the N / 2 data inputs If the clock signal level is passive at the first address input 13 of the multiplexer 2, the intercept circuit from the multiplexer 2 remembers the logical value of the selected data input that was at the output of the multiplexer 2 before the active clock level ended. The remembering is possible thanks to the connection (feedback) the output of the multiplexer 2 (2 ^M, and the multiplexer is only one output) all the N / 2 data inputs that belong to a group that is marked as an indirect data input eleventh

Jaká má být logická hodnota aktivní hladiny hodinového signálu, určuje vnitřní zapojení použitího multiplexoru 2· Jedná se vlastně o cestu z prvního adresového vstupu 13 (použitého jako hodinový vstup) až k součinům s touto adresovou cestou s datovými cestami. Při změně aktivní hladiny na pasivní hladinu hodinového signálu musí být zajištěno, aby se zpětná vazba uzavřela dříve, než dojde k odpojení vstupu. To lze zajistit právě vhodnou volbou logické hodnoty aktivní hladiny hodinového signálu. Hladina se volí tak, aby větev hodinového signálu ovládající zpětnou vazbu byla kratší, než větev ovládající přímý vstup. V praxi se předpokládá použití multiplexorů 1 β N = 2, 4, 8, 16. Použije-li se multiplexor 1 s N = 2 (pouzes jedním adresovým vstupem), tak záchytný obvod z multiplexoru podle vynálezu má pouze jeden datový vstup patřící do množiny: přímý datový vstup 12.What is the logical value of the active level of the clock signal determines the internal wiring of the multiplexer 2. It is actually the path from the first address input 13 (used as the clock input) to the products with this address path with the data paths. When changing the active level to the passive level of the clock signal, it must be ensured that the feedback is closed before the input is disconnected. This can be ensured by a suitable selection of the logical value of the active clock signal level. The level is selected so that the feedback signal control branch is shorter than the direct input control branch. In practice it is assumed to use multiplexers 1 β N = 2, 4, 8, 16. If multiplexer 1 is used with N = 2 (only one address input), the multiplexer intercept circuit according to the invention has only one data input belonging to the set : direct data input 12.

Vstupní data celého obvodu, která jsou přivedena z datového vstupu 2 celého obvodu na datový vstup 12 multiplexoru X jsou v době aktivní hladiny hodinového signálu vybrána multiplexorem X pomocí adresy. Adresa je přivedena z adresového vstupu X celého obvodu na zbylou část adresových vstupů 14 multiplexoru χ. Hodinový signál je přiveden z hodinového vstupu £ celého obvodu na první adresový vstup 13 téhož multiplexoru χ. Multiplexorem X vybraná data jsou z jeho výstupu přivedena jak na výstup 5 celého obvodu, tak na nepřímý datový vstup 11 téhož multiplexoru χ. Pomocí této zpětné vazby jsou tato data zapamatována v popsaném záchytném obvodu během pasivní hladiny hodinového signálu.The input data of the whole circuit, which is fed from the data input 2 of the whole circuit to the data input 12 of the multiplexer X, is selected by the multiplexer X at the time of the active level of the clock signal by the address. The address is fed from the address input X of the entire circuit to the remainder of the address inputs 14 of the multiplexer χ. The clock signal is applied from the clock input 6 of the entire circuit to the first address input 13 of the same multiplexer. The data selected by the multiplexer X are output from both its output 5 and the indirect data input 11 of the same multiplexer χ. By means of this feedback, these data are stored in the described catch circuit during the passive level of the clock signal.

Zapojení podle vynálezu lze s výhodou použít při návrzích logických zapojeni počítačů.The wiring according to the invention can be advantageously used in the design of logical wiring of computers.

Claims

SUBJECT OF THE INVENTION

Catch circuit from a multiplexer, characterized in that the data input (2) of the whole circuit is connected to the direct data input (12) of the multiplexer (1), the output of which is connected to the indirect data input (11) of the same multiplexer (1) and 5) the whole circuit, while the clock input (3) of the whole circuit is connected to the first address input (13) of the multiplexer (1), the remaining part of the address inputs (14) of the same multiplexer (1) is connected to the address input (4) of the whole circuit .

1 drawing