CS245687B1

CS245687B1 - Bus Diagnostic and Measurement Simulator

Info

Publication number: CS245687B1
Application number: CS8410250A
Authority: CS
Inventors: Bohumil Mirtes; Oldrich Mirtes
Original assignee: Bohumil Mirtes; Oldrich Mirtes
Priority date: 1984-12-21
Filing date: 1984-12-21
Publication date: 1986-10-16
Also published as: CS1025084A1

Abstract

Řešení se týká simulátoru, vybaveného procesorem s paměti, pro kontrolu, diagnostiku a proměřování funkci vstupních/výstupních/řídiclch sběrnic počítačů. Simulátor může být samostatným, velmi levným, ale vysoce účinným a rychlým zařízením, nebo může sloužit k připojení sběrnic· jednoho nebo několika typů k volitelnému univerzálnímu počítači, minipočítači nebo alkropoSitaCi. Zvláět výhodné je jeho využití pro mezinárodně standardizované sběrnice, jakými je zejména kanál počítačů JSEP, nebo sběrnice IMS-2. Podstata řeěení je v přihlášce definována v pěti bodech definice doplněných čtyřmi obrázky. Z těchto obrábků řešení nejlépe charakterizují obr. 1 a 2,The solution concerns a simulator, equipped with a processor with memory, for checking, diagnosing and measuring the function of input/output/control buses of computers. The simulator can be a separate, very cheap, but highly efficient and fast device, or it can be used to connect buses of one or several types to an optional universal computer, minicomputer or microcomputer. Its use for internationally standardized buses, such as the JSEP computer channel or the IMS-2 bus, is particularly advantageous. The essence of the solution is defined in the application in five definition points supplemented by four figures. Of these figures, the solution is best characterized by figures 1 and 2,

Description

(54) Diagnostický a měřicí simulátor sběrnice(54) Diagnostic and measurement bus simulator

Řešení se týká simulátoru, vybaveného procesorem s paměti, pro kontrolu, diagnostiku a proměřování funkci vstupních/výstupních/řídiclch sběrnic počítačů. Simulátor může být samostatným, velmi levným, ale vysoce účinným a rychlým zařízením, nebo může sloužit k připojení sběrnic· jednoho nebo několika typů k volitelnému univerzálnímu počítači, minipočítači nebo alkropoSitaCi. Zvláět výhodné je jeho využití pro mezinárodně standardizované sběrnice, jakými je zejména kanál počítačů JSEP, nebo sběrnice IMS-2. Podstata řeěení je v přihlášce definována v pěti bodech definice doplněných čtyřmi obrázky. Z těchto obrábků řešení nejlépe charakterizují obr. 1 a 2,The solution relates to a simulator equipped with a memory processor for checking, diagnosing and measuring the functions of the input / output / control bus of computers. The simulator can be a stand-alone, very inexpensive but highly efficient and fast device, or it can be used to connect buses of one or more types to an optional universal computer, minicomputer or alcopositi. Especially preferred is its use for internationally standardized buses, such as the JSEP computer channel or IMS-2. The essence of the solution is defined in the application form in five points of definition, supplemented by four figures. Of these, the solutions are best characterized by Figures 1 and 2,

obr. 1Fig. 1

Vynález se týká diagnostického a měřicího simulátoru sběrnice volitelného typu určeném ho ke kontrole, diagnostice a měření řídicích jednotek zařízení k zvolené sběrnici připojených.The present invention relates to a bus diagnostic and measurement simulator of an optional type for monitoring, diagnosing and measuring the control units of a device connected to a selected bus.

Dosud známé uspořádání a zapojení simulátorů sběrnic, pokud takové simulátory vůbec existují pro uvažovaný typ sběrnice, jsou buď řešena na principech pevně zapojené logiky a složitých soustav přepínačích, spínacích a rozpínacích prvků vylučujících vytváření souvislého rychlého sledu zadáváni a/nebo saznamenávánl informačních a řídicích dat, nebo vyžadují ke své funkci neúnosně nákladný počítač, který sám o sobě také není schopen souvislé extrémně rychlé činnoati.The prior art arrangement and connection of bus simulators, if any at all for the type of bus under consideration, are either solved by the principles of hardwired logic and complex systems of switches, switching and expansion elements eliminating the creation of continuous rapid sequence of input and / or data or require an unbearable computer to function, which itself is not capable of continuous extremely fast activity.

Tyto nedostatky jsou odstraněny diagnostictym a měřicím simulátorem sběrnice podle vynálezu, sestóvajím z koncové logiky sběrnice, z ovládací a indikační soustavy, jehož podstata spočívá v tom, že na informační vstupy procesoru je připojeno výstupní vedení koncové logiky sběrnice, výstupní vedeni paměti a výstupní vedení ovládací a indikační soustavy, že k výstupům procesoru vede vstupní vedení koncové logiky sběrnice, vstupní vedení ovládací a indikační soustavy a vstupní vedení paměti.These drawbacks are overcome by the diagnostic and measurement bus simulator of the invention, consisting of the bus terminal logic, the control and indicating system, which is based on the fact that the bus terminal logic output line, memory output line and control output line are connected to the information inputs of the processor. and indicating that the bus terminal input logic, control and indicating system input, and memory input are leading to the processor outputs.

Podle jedné z možných variant diagnostického a měřicího simulátoru sběrnice je součástí koncová logiky sběrnice přijímací a vysílací aouatava připojené svými prvními vstupy k vstupnímu vedení koncové logiky sběrnice, svými druhými vstupy k výstupům paměíové soustavy, jež je další součástí koncové logiky sběrnice připojenou svými vstupy k vstupnímu vedení koncové logiky sběrnice.According to one possible variant of the bus diagnostic and measurement simulator, the bus terminal logic includes a receive and transmit aouatava connected by its first inputs to the bus terminal logic input line, its second inputs to the memory system outputs, which is another component of the bus terminal logic connected by its inputs to bus terminal logic.

V jiné variantě ja aoučáatí ovládací a indikační soustavy pole světelných ukazatelů s budicí logikou připojenou svými vstupy k vstupnímu vedení a pole tlačítek připojených prostřednictvím snímací logiky s výstupy k výstupnímu vedení ovládací a indikační soustavy.In another variation, the control and indicating system is a field of light indicators with excitation logic connected by its inputs to the input line and an array of buttons connected via the sensing logic with outputs to the output line of the control and indicating system.

V dalěl variantě jsou součástí ovládací a indikační soustavy sběrnicové obvody připojené svými vstupy k vstupnímu vedení a svými výstupy k výstupnímu vedení ovládací a indikační soustavy a svými sběrnicovýml vstupy/výstupy k sběrnici nadřazeného počítače.In another variant, the control and indicating system includes bus circuits connected by its inputs to the input line and by its outputs to the output line of the control and indicating system and by its bus inputs / outputs to the bus of the master computer.

V dalěí variantě je paměí procesoru složena z pevné paměti připojené svými adresovými vstupy k adresové Sásti výstupního vedeni procesoru a svými výstupy k výstupnímu vedení paměti a z čtecí a .zápisové paměti připojené svými adresovými vstupy k adresové části výstup, ního vedení procesoru, svými informačními vstupy k datové části výstupního vsdsni procesoru a svými výstupy k výstupnímu vedení paměti.In a further variant, the processor memory is comprised of fixed memory connected by its address inputs to the address portion of the processor output line and its outputs to the memory output line, and read and write memory connected by its address inputs to the address portion of the output line. data parts of the output vsdsni processor and its outputs to the output memory line.

Předností uvedeného uspořádání a zapojeni diagnostického e měřicího simulátoru sběrnice jsou kromě podstatně zjednodušené struktury simulátoru, možnost vytváření extrémně rychlých a dlouhých sledů činnosti sběrnice, možnost přesného měření délky signálových sledů a dob reakce kontrolovaných zařízení k sběrnici připojených, záznam postupu.činnosti těchto zařízení, volitelnost funkcí i typu řízené nebo kontrolované sběrnice a možnost spojení simulátoru a nadřazeným počítačem.The advantages of this arrangement and connection of the diagnostic bus measurement simulator are, besides the substantially simplified structure of the simulator, the possibility of creating extremely fast and long bus sequences, the possibility of accurate measurement of signal sequences and response times of controlled devices connected to the bus. functions and the type of controlled or controlled bus and the possibility of connecting the simulator and a superior computer.

Příklady možného provedení simulátoru sběrnice podle vynálezu jsou znázorněny na připojených výkresech, kds obr. 1 znázorňuje základní strukturu simulátoru, obr. 2 znázorňuje základní strukturu koncové logiky sběrnice, jež je jednou ze základních Sásti simulátoru, obr. 3 znázorňuje základní strukturu ovládací a indikační soustavy a obr. 4 znázorňuje příklad složitější struktury paměti procesoru.Examples of a possible embodiment of a bus simulator according to the invention are shown in the accompanying drawings, wherein Fig. 1 shows the basic structure of the simulator; Fig. 2 shows the basic structure of the bus terminal logic which is one of the basic components of the simulator; and Figure 4 shows an example of a more complex processor memory structure.

Základní strukturu diagnostického a měřicího simulátoru sběrnice znázorňuje obr. 1. Simulátor se skládá z koncové logiky 2 sběrnice £, již simuluje, z procesoru £ s pamětí £ a z ovládací a indikační soustavy £. Tyto (Jásti jsou navzájem propojeny tak, že jejich výstupní vedení £0, ££ a £2 jsou připojena k informačním vstupům 31 procesoru £ a jejich vstupní vedení ££, 13 a 51 jsou připojena k výstupům 32 procesoru £. Součástí ovládací a indikační soustavy £ je pole světelných ukazatelů a tlačítek 6 a sběrniccvé obvody, zprostředkující spojení simulátoru se sběrnicí 8 nadřazeného počítače. Podrobnější zapojení pole 6 je znázorněno na obr. 3.The basic structure of the bus diagnostic and measurement simulator is shown in FIG. 1. The simulator consists of the terminal logic 2 of the bus 6 it simulates, a processor 8 with a memory 6 and a control and indicating system 6. These (parts are interconnected so that their output lines 60, 60 and 62 are connected to the information inputs 31 of the processor 6 and their input lines 60, 13 and 51 are connected to the outputs 32 of the processor 6. The system 6 is an array of indicator lights and buttons 6 and bus circuits providing a connection between the simulator and the host computer bus 8. A more detailed connection of the array 6 is shown in Figure 3.

Podle obr. 2 jsou základní součástí koncové logiky 2 sběrnice £ přijímací a vysílací soustava 21 a paměíová soustava 22. Přijímací soustava je připojena svými prvními vstupyAccording to FIG. 2, the receiving and transmitting system 21 and the memory system 22 are an essential part of the bus terminal logic 2 and the receiving system 22 is connected by its first inputs.

211 k vstupnímu a vysílacímu vadění koncové logiky 2 sběrnice £, svými druhými vstupy211 to input and transmit interference of the terminal logic 2 of the bus 6 by its second inputs

212 k výstupům 222 paměíové soustavy 22. jejíž vstupy 221 jsou připojeny k vstupnímu vedení 11. ^a svými výstupy 210 k výstupnímu vedení 10 koncová logiky 2. Delší vetupý/výstupy přijímací a vysílací soustavy 21 jsou přirozeně připojeny k příslušným vodičům sběrnice £.212 to the outputs 222 of the memory system 22, the inputs 221 of which are connected to the input line 11 ^and their outputs 210 to the output line 10 of the terminal logic 2. The longer access / outputs of the receive and transmit systems 21 are

Podle obr. 3 je pole 6 světelných, ukazatelů 61 a tlačítek 62 zapojeno tak, že světelné ukazatele 61 jsou připojeny přes budicí logiku 63 k vstupnímu vedení £2 a pole tlačítek 62 přes snímací obvody 64 k.výstupnímu vedení 12 ovládací a indikační soustavy £..Referring to FIG. 3, the array 6 of light indicators 61 and buttons 62 are connected such that light indicators 61 are connected via drive logic 63 to input line 52 and button array 62 through sensing circuits 64 to output line 12 of control and indicating assembly 64. ..

Paměl 2 procesoru £ může být podle obr. 4 složena z pevné paměti ££ a ze čtecí/zápisové paměti 50. pevné paměti mohou být vloženy ověřené kontrolní, diagnostické a měřicí programy pro určitá zařízení připojené ke sběrnici £; v tomto případě slouží čtecl/zápisová pamět k záznamu snímaných dat a signálů sběrnice a navíc popřípadě k ověřování připravovaných programů.The memory 2 of the processor 6 may consist of FIG. 4 of the fixed memory 50 and the read / write memory 50 of the hard memory 50 may be loaded with verified control, diagnostic and measurement programs for certain devices connected to the bus 8; in this case, the read / write memory is used to record the scanned data and bus signals and, in addition, optionally to verify the programs being prepared.

Uspořádání a zapojení diagnostického a měřicího simulátoru sběrnice podle vynálezu je možno s výše uvedenými výhodami využít ke kontrole a proměřování řídicích jednotek vnějších zařízení počítačů určených pro připojení ke sběrnici k jejíž diagnostice a měření je simulátor určen. ZviáSÍ výhodné je jeho využití v případně mezinárodně standardizovaných vstupních/výstupních/řldiclch sběrnic, jakou je zejména kanál počítačů JSEP a a sběrnice IMS-2.The arrangement and connection of the diagnostic and measuring bus simulator according to the invention can be used with the above-mentioned advantages to control and measure the computer control units of external computers intended for connection to the bus for which the simulator is intended for diagnosis and measurement. It is particularly advantageous to use it in optionally internationally standardized input / output / control buses, such as in particular the JSEP computer channel and the IMS-2 bus.

Claims

OBJECT OF THE INVENTION

A bus diagnostic and measuring simulator comprising bus terminal logic and a control and indicating system, characterized in that an output line (10) of the bus terminal (2) is connected to the information inputs (31) of the processor (3), an output line (52) of the memory (5) and an output line (12) of the control and indicating system (4), the input (32) of the terminal logic (2) of the bus (1) being connected to the outputs (32) of the processor (3) , an input line (13) of the control and indicating system (4) and an input line (51) of the memory (5).

2. The bus diagnostic and measuring simulator according to claim 1, characterized in that the terminal logic component (2) of the bus (1) is a reception and transmission system (21) connected by its first inputs (211) to the terminal logic input line (11). (2) a bus (1), and with its second inputs (212) to the outputs (222) of the memory system (22), which is another component of the bus end logic (2) connected by its inputs (221) to the input line (11) ) terminal logic (2) bus (1).

3. The bus diagnostic _and measuring simulator according to claims 1 and 2, characterized in that the control and indicating system (4) comprises a field (6) of light indicators (61) and an excitation logic (63) connected by its inputs (41) to the input a control (13) line (13) and an array of buttons (62) connected via a sensing logic (64) with outputs (42) to the output (12) of the control (4) system.

4. The bus diagnostic and measuring simulator according to claims 1 to 3i, characterized in that the control and indicating system (4) comprises bus circuits (7) connected by their inputs (71) to the input line (13) and by their outputs (72) to the bus. the output line (12) of the control and indicating system (4) and its bus inputs / outputs (70) to the bus (8) of the master computer ^

245687 4

5. The bus diagnostic and measuring simulator according to claims 1 to 4, characterized in that the memory (5) consists of a fixed memory (51) connected by its address inputs to the address portion (34) of the output line (33) connected to the outputs (32) of the processor. 3) and by its outputs (512) to the output line (52) of the memory (5) and from the read / write memory (50) connected by its address inputs (501) to the address portion (34) of the output line (33) of the processor (3) information inputs (502) to the data portion (35) of the output line (33) of the processor (3) and its outputs (502) to the output line (52) of the memory (5).