CS247422B1

CS247422B1 - Wiring to secure bus against receiving invalid data

Info

Publication number: CS247422B1
Application number: CS848093A
Authority: CS
Inventors: Jiri Kristen; Ladislav Krakora
Original assignee: Jiri Kristen; Ladislav Krakora
Priority date: 1984-10-24
Filing date: 1984-10-24
Publication date: 1986-12-18
Also published as: CS809384A1

Abstract

Zapojení řeší problém ochrany sběrnice proti příjmu neplatných dat. Jeho podstata spočívá v připojení rychlého převodníku k obvodům, zprostředkujícím komunikaci se sběrnicí, která pracuje v režimu požadavek- -potvrzení, pomocí synchronizačního obvodu, který zabezpečuje sběrnici proti příjmu neplatných dat. Synchronizační obvod zaručuje, že převod začne až po vznesení požadavku na převod v trvající instrukci, a že po provedení převodu je výsledné binární slovo připojeno na datovou sběrnici a je potvrzena platnost dat. Tento způsob předávání výsledku převodu je vhodný pro rychlé převodníky i s proměnnou délkou převodu. Zapojení lze využít v oboru měřicí techniky řízené mikropočítačem, zejména v oblasti vytváření automatizovaných měřicích systémů. Uplatnění může nalézt i v příbuzných oborech regulační a automatizační techniky.The connection solves the problem of protecting the bus against receiving invalid data. Its essence lies in connecting a fast converter to the circuits that mediate communication with the bus, which operates in the request-acknowledgement mode, using a synchronization circuit that protects the bus against receiving invalid data. The synchronization circuit guarantees that the conversion will begin only after a request for conversion is made in a pending instruction, and that after the conversion is performed, the resulting binary word is connected to the data bus and the validity of the data is confirmed. This method of transferring the conversion result is suitable for fast converters with variable conversion lengths. The connection can be used in the field of microcomputer-controlled measuring technology, especially in the field of creating automated measuring systems. It can also be used in related fields of control and automation technology.

Description

(54) Zapojení pro zabezpečení sběrnice proti příjmu neplatných dat(54) Wiring to protect the bus from receiving invalid data

Zapojení řeší problém ochrany sběrnice proti příjmu neplatných dat. Jeho podstata spočívá v připojení rychlého převodníku k obvodům, zprostředkujícím komunikaci se sběrnicí, která pracuje v režimu požadavek-potvrzení, pomocí synchronizačního obvodu, který zabezpečuje sběrnici proti příjmu neplatných dat. Synchronizační obvod zaručuje, že převod začne až po vznesení požadavku na převod v trvající instrukci, a že po provedení převodu je výsledné binární slovo připojeno na datovou sběrnici a je potvrzena platnost dat. Tento způsob předávání výsledku převodu je vhodný pro rychlé převodníky i s proměnnou délkou převodu.The connection solves the problem of protecting the bus against receiving invalid data. Its essence consists in connecting a fast converter to the circuits mediating communication with the bus, which operates in the request-acknowledgment mode, by means of a synchronization circuit, which secures the bus against the reception of invalid data. The synchronization circuit guarantees that the conversion starts after the conversion request has been made in the persisting instruction, and that after the conversion, the resulting binary word is connected to the data bus and the validity of the data is confirmed. This method of transferring the conversion result is suitable for fast converters with variable conversion length.

Zapojení lze využít v oboru měřicí techniky řízené mikropočítačem, zejména v oblasti vytváření automatizovaných měřicích systémů. Uplatnění může nalézt i v příbuzných oborech regulační a automatizační techniky.The connection can be used in the field of microcomputer-controlled measuring technology, especially in the area of creating automated measuring systems. It can also be used in related fields of control and automation technology.

Obr,Giant,

Vynález se týká zapojení pro zabezpečení sběrnice proti příjmu neplatných dat, jenž umožňuje na sběrnici, pracující v komunikačním režimu pomocí synchronizačního obvodu, připojit rychlý převodník na binární formu tak, aby počátek převodu byl spuštěn požadavkem na čtení výstupu převodníku.The invention relates to a wiring for securing a bus against the reception of invalid data, which allows a fast converter to be connected to a binary form on a bus operating in communication mode by means of a synchronization circuit so that the start of the conversion is triggered by a read request.

Dosud užívaná zapojení pracovala obvykle s pomalejšími převodníky na binární formu a proto se start převodu a čtení převedených dat rozděloval do dvou instrukčních cyklů. Použití rychlých převodníků u sběrnic nevyžadujících potvrzení instrukce rovněž neumožňuje zkrátit převod a čtení výsledku na jedinou instrukci.The hitherto used circuits usually worked with slower converters to binary form and therefore the start of conversion and reading of the converted data was divided into two instruction cycles. Also, using fast converters on buses that do not require instruction acknowledgment does not allow shortening the conversion and reading of the result to a single instruction.

Tyto nedostatky odstraňuje zapojení pro zabezpečení sběrnice proti příjmu neplatných dat. podle vynálezu, jehož podstata spočívá v tom, že třetí řídicí výstup řídicího obvodu je spojen s prvním řídicím vstupem synchronizačního obvodu, zatímco čtvrtý řídicí výstup řídicího obvodu je spojen s řídicím vstupem převodníku na binární formu, přičemž řídicí výstup převodníku je spojen na druhý řídicí vstup synchronizačního obvodu, zatímco potvrzovací výstup synchronizačního obvodu je spojen s potvrzovacím vstupem řídicího obvodu spolupráce se sběrnicí.These weaknesses are eliminated by wiring to protect the bus against receiving invalid data. according to the invention, characterized in that the third control output of the control circuit is connected to the first control input of the synchronization circuit, while the fourth control output of the control circuit is connected to the control input of the converter to binary form, The sync circuit acknowledgment output is coupled to the bus control acknowledgment input.

Zapojení může být uspořádáno tak, že synchronizační obvod obsahuje první vstupní svorku spojenou se vstupem druhého invertoru a současně je spojena s prvním vstupem prvního třívstupového logického prvku negovaného součinu, zatímco druhá vstupní svorka je spojena jednak se vstupem prvního invertoru a dále je spojena s druhým vstupem prvního třívstupového logického prvku negovaného součinu a nadto je spojena s druhým vstupem třetího dvojvstupového logického prvku negovaného součinu a konečně je spojena s druhým vstupem druhého třívstupového logického prvku negovaného součinu, přičemž výstup prvního invertoru je spojen s druhým vstupem prvního dvojvstupového logického prvku negovaného součinu a současně je spojen s druhým vstupem třívstupového prvku negovaného součinu, zatímco výstup druhého invertoru je spojen s druhým vstupem třetího třívstupového logického prvku negovaného součinu a nadto je spojen se třetím vstupem druhého třívstupového logického prvku negovaného součinu a konečně je spojen se třetím vstupem pátého třívstupového logického prvku negovaného součinu, přičemž výstup třetího invertoru je spojen se třetím vstupem prvního třívstupového logického prvku negovaného součinu, jehož výstup je spojen s druhým vstupem čtyřvstupového logického prvku negovaného součinu, přičemž vstup třetího invertoru je spojen s prvním vstupem prvného dvouvstupového logického prvku negovaného součinu a současně je spojen s prvním vstupem druhého dvojvstupového logického prvku negovaného součinu a nadto je spojen s druhým vstupem čtvrtého dvojvstupového logického prvku negovaného součinu a současně je spojen s výstupem čtvrtého třívstupového logického prvku negovaného součinu a nadto je spojen se třetím vstupem třetího třívstupového logického prvku negovaného součinu a konečně je spojen s prvním vstupem pátého třívstupového logického prvku negovaného součinu, zatímco výstup prvního dvouvstupového logického prvku negovaného součinu je spojen sě třetím vstupem čtyřvstupového logického prvku negovaného součinu, přičemž výstup čtvrtého invertoru je spojen s prvním vstupem třetího třívstupového logického prvku negovaného součinu a současně je spojen s prvním vstupem druhého třívstupového logického prvku negovaného součinu, jehož výstup je spojen s druhým vstupem čtvrtého třívstupového logického prvku negovaného součinu, přičemž výstup třetího třívstupového logického prvku negovaného součinu je spojen s prvním vstupem čtvrtého třívstupového logického prvku negovaného součinu, zatímco výstup pátého třívstupového logického prvku negovaného součinu je spojen se třetím vstupem čtvrtého třívstupového logického prvku negovaného součinu, přičemž vstup čtvrtého invertoru je spojen se druhým vstupem druhého dvojvstupového logického prvku negovaného součinu a současně je spojen s prvním vstupem čtvrtého dvojvstupového logického prvku negovaného součinu a nadto je spojen s prvním vstupem třetího dvojvstupového logického prvku negovaného součinu a konečně je spojen s výstupem čtyřvstupového logického prvku negovaného součinu, zatímco výstup druhého dvojvstupového logického prvku negovaného součinu je spojen s prvním vstupem čtyřvstupového logického prvku negovaného součinu, přičemž výstup třetího dvojvstupového logického prvku negovaného součinu je spojen se čtvrtým vstupem čtyřvstupového logického prvku negovaného součinu, zatímco výstup čtvrtého dvojvstupového logického prvku negovaného součinu je spojen s výstupní svorkou.The wiring may be arranged such that the synchronization circuit comprises a first input terminal coupled to the input of the second inverter and is simultaneously coupled to a first input of the first three-input negated product logic, while the second input terminal is coupled to the input of the first inverter and further coupled to the second input. and, in addition, is connected to the second input of the third two-input negated product and is finally connected to the second input of the second three-input negated product, the output of the first inverter being coupled to the second input of the first two-input negated product. is coupled to the second input of the three-input negated product, while the output of the second inverter is coupled to the second input of the third three-input negated product logic, and is additionally t and the third inverter is coupled to the third input of the first three-input negated product, the output of which is connected to the second input of the four-input negated product, and the third inverter is coupled to the third input of the first three-input negated product. wherein the input of the third inverter is coupled to the first input of the first two-input negated product and is simultaneously coupled to the first input of the second two-input negated product and is further coupled to the second input of the fourth two-input negated product and simultaneously coupled to the output of the fourth three-input logic element of the negated product and moreover it is connected to the third input of the third three-input logic element of the negated product and the output of the first two-input negated product is connected to the third input of the four-input negated product, the output of the fourth inverter being coupled to the first input of the third three-input negated product and simultaneously connected to the first input of the second three-input the negated product logic whose output is connected to the second input of the fourth three-input negated product, the output of the third three-input negated product is connected to the first input of the fourth three-input negated product, while the output of the fifth three-input negated product is associated with the third input of the fourth three-input logic element of the negated product, the input of the fourth inverter being connected to the second input is connected to the first input of the fourth two-input negated product and in addition is connected to the first input of the third two-input negated product and is finally connected to the output of the four-input negated product while the output of the second two-input logic the negated product element is coupled to the first input of the four-input negated product logic, the output of the third two-input negated product logic is coupled to the fourth input of the four-input negated product logic, while the output of the fourth two-input negated product logic is coupled to the output terminal.

Výhodou zapojení je, že umožňuje reaálné zkrácení kódu ovládacího procesoru a tím i skutečné využití rychlosti převodníků.The advantage of wiring is that it enables real reduction of the control processor code and thus the actual utilization of converter speed.

Na připojených výkresech je na obr. 1 uvedeno zapojení pro zabezpečení sběrnice proti příjmu neplatných dat sestavené z obvyklých celků spolupracujících se sběrnicí, tedy z obvodu adresovaného výběru, řídicího obvodu a budiče sběrnice, k nimž je přidán převodník na binární formu, na obr. 2 je uvedeno vlastní zapojení synchronizačního obvodu pro zabezpečeni sběrnice proti příjmu neplatných dat.In the accompanying drawings, FIG. 1 shows a wiring for securing a bus against receiving invalid data comprised of conventional bus-cooperating units, i.e. an addressing selection circuit, a control circuit, and a bus driver to which a binary form converter is added; the actual connection of the synchronization circuit for securing the bus against the reception of invalid data is shown.

Zapojení zabezpečení sběrnice proti příjmu neplatných dat uvedené na obr. 1 je uspořádáno tak, že třetí řídicí výstup 021 řídicího obvodu 020 je spojen s prvním řídicím vstupem 031 synchronizačního obvodu 030, zatímco čtvrtý řídicí výstup 026 řídicího obvodu 020 je spojen s řídicím vstupem 042 převodníku 040 na binární formu, přičemž řídicí výstup 043 převodníku 040 je spojen na druhý řídicí vstup 032 synchronizačního obvodu 030, zatímco potvrzovací výstup 033 synchronizačního obvodu 030 je spojen s potvrzovacím vstupem 023 řídicího obvodu 020 spolupráce se sběrnicí.1, the third control output 021 of the control circuit 020 is coupled to the first control input 031 of the synchronization circuit 030, while the fourth control output 026 of the control circuit 020 is coupled to the control input of the converter 042 040 to binary form, wherein the control output 043 of converter 040 is coupled to the second control input 032 of the synchronization circuit 030, while the acknowledgment output 033 of the synchronization circuit 030 is coupled to the acknowledgment input 023 of the control circuit 020 with the bus.

Spolupráce zmíněných obvodů se sběrnicí, tvořenou adresovacími a datovými svazky vodičů a řídicími vodiči pro požadavek a potvrzení, je umožněna součinností se synchronizačním obvodem pomocí jeho výstupu.The cooperation of said circuits with the bus, formed by addressing and data harnesses and control wires for request and acknowledgment, is made possible by cooperation with the synchronization circuit via its output.

Na obr. 2 je nakresleno zapojení synchronizačního obvodu pro zabezpečení sběrnice proti příjmu neplatných dat, synchronizační obvod 030 obsahuje svorku 2 spojenou se vstupem 21 druhého invertoru 20 a současně je spojena s prvním vstupem 111 prvního třívstupového logického prvku 110 negovaného součinu, zatímco druhá vstupní svorka 2 je spojena jednak se vstupem 11 prvního invertoru 10 a dále je spojena s druhým vstupem 112 prvního třívstupového logického prvku 100 negovaného součinu a nadto je spojena s druhým vstupem 152 třetího dvojvstupového logického prvku 150 negovaného součinu a konečně je spojena s druhým vstupem 122 druhého třívstupového logického prvku 120 negovaného součinu, přičemž výstup 12 prvního invertoru 10 je spojen s druhým vstupem 102 prvního dvojvstupového logického prvku 100 negovaného součinu a současně je spojen s druhým vstupem 182 třívstupového logického prvku 180 negovaného součinu, zatímco výstup 22 druhého invertoru 20 je spojen s druhým vstupem 162 třetího třívstupového logického prvku 160 negovaného součinu a nadto je spojen se třetím vstupem 123 druhého třívstupového logického prvku 120 negovaného součinu a konečně je spojen se třetím vstupem 183 pátého třívstupového logického prvku 180 negovaného součinu, přičemž výstup 32 třetího invertoru 30 je spojen se třetím vstupem 113 prvního třívstupového logického prvku 110 negovaného součinu, jehož výstup 114 je spojen s druhým vstupem 142 čtyřvstupového logického prvku 140, negovaného součinu, přičemž vstup 31 třetího invertoru 30 je spojen s prvním vstupem 101 prvého dvojvstupového logického prvku 100 negovaného součinu a současně je spojen s prvním vstupem 131 druhého dvojvstupového logického prvku 130 negovaného součinu a nadto je spojen s druhým vstupem 192 čtvrtého dvojvstupového logického prvku 190 negovaného součinu a současně je spojen s výstupem 147 čtvrtého třívstupového logického prvku 170 negovaného součinu a nadto je spojen se třetím vstupem 163 třetího třívstupového logického prvku 160 negovaného součinu a konečně je spojen s prvním vstupem 181 pátého třívstupového logického prvku 180 negovaného součinu, zatímco výstup 103 prvního dvouvstupového logického prvku 100 negovaného součinu je spojen se třetím vstupem 143 čtyřvstupového logického prvku 140 negovaného součinu, přičemž výstup 42 čtvrtého invertoru 40 je spojen s prvním vstupem 161 třetího třívstupového logického prvku 160 negovaného součinu a sóučasně je spojen s prvním vstupem 121 druhého třívstupového logického prvku 120 negovaného součinu, jehož výstup 124 je spojen s druhým vstupem 172 čtvrtého třívstupového logického prvku 170 negovaného součinu, přičemž výstup 164 třetího třívstupového logického prvku 160 negovaného součinu je spojen s prvním vstupem 171 čtvrtého třívstupového logického prvku 170 negovaného součinu, zatímco výstup 184 pátého třívstupového logického prvku 180 negovaného součinu je spojen se třetím vstupem 173 čtvrtého třívstupového logického prvku 170 negovaného součinu, přičemž vstup 41 čtvrtého invertoru 40 je spojen se druhým vstupem 132 druhého dvojvstupového logického prvku 130 negovaného součinu a současně je spojen s prvním vstupem 191 čtvrtého dvojvstupového logického prvku 190 negovaného součinu a nadto je spojen s prvním vstupem 151 třetího dvojvstupového logického prvku 150 negovaného součinu a konečně je spojen s výstupem 145 čtyřvstupového logického prvku 140 negovaného součinu, zatímco výstup 133 druhého dvojvstupového logického prvku 130 negovaného součinu je spojen s prvním vstupem 141 čtyřvstupového logického prvku 140 negovaného součinu, přičemž výstup 153 třetího dvojvstupového logického prvku 150 negovaného součinu je spojen se čtvrtým vstupem 144 čtyřvstupového logického prvku 140 negovaného součinu, zatímco výstup 193 čtvrtého dvojvstupového logického prvku 190 negovaného součinu je spojen s výstupní svorkou 3.In FIG. 2, a bus synchronization circuit is provided to protect the bus from receiving invalid data, the synchronization circuit 030 includes a terminal 2 coupled to the input 21 of the second inverter 20 and simultaneously coupled to the first input 111 of the first three-input negated product logic 110 while the second input terminal. 2, it is connected to the input 11 of the first inverter 10 and is further connected to the second input 112 of the first three-input negated product logic 100 and is further connected to the second input 152 of the third two-input negated product logic 150 and finally connected to the second input 122 of the second three-input the negated product logic element 120, wherein the output 12 of the first inverter 10 is coupled to the second input 102 of the first two-input negated product logic 100 while being coupled to the second input 182 of the three-input negated product logic 180 while o the output 22 of the second inverter 20 is coupled to the second input 162 of the third three-input negated logic element 160 and is further coupled to the third input 123 of the second three-input negated logic element 120 and finally coupled to the third input 183 of the fifth three-input negated product logic 180 wherein the output 32 of the third inverter 30 is coupled to the third input 113 of the first three-input negated logic element 110, the output 114 of which is connected to the second input 142 of the four-input negated product logic 140, the input 31 of the third inverter 30 is connected to the first input 101 of the first the two-input negated product logic element 100 and at the same time is coupled to the first input 131 of the second two-input negated product logic element 130 and furthermore is coupled to the second input 192 of the fourth two-input negated product logic element 190 and connected to the output 147 of the fourth three-input negated product logic 170 and additionally coupled to the third input 163 of the third three-input negated product logic element 160 and finally coupled to the first input 181 of the fifth three-input negated product logic 180 while the output 103 of the first two-input logic element 100 the negated product is coupled to the third input 143 of the four-input negated product logic element 140, the output 42 of the fourth inverter 40 being coupled to the first input 161 of the third three-input negated product logic element 160 and simultaneously coupled to the first input 121 of the second three-input negated product logic element 120 whose output 124 is connected to the second input 172 of the fourth three-input negated product logic element 170, the output 164 of the third three-input negated product logic element 160 is connected to the first input pem 171 of the fourth three-input negated logic element 170, while the output 184 of the fifth three-input negated logic element 180 is coupled to the third input 173 of the fourth three-input negated logic element 170, the input 41 of the fourth inverter 40 being coupled to the second input 132 of the second two-input logic 130 and at the same time is coupled to the first input 151 of the third two-input negated product logic 150 and is finally coupled to the output 145 of the four-input negated product logic 140 while the output 133 the second two-input negated logic element 130 is coupled to the first input 141 of the four-input negated logic element 140, the output 153 of the third two-input negated logic element 150 the product is coupled to the fourth input 144 of the four-input negated product logic element 140, while the output 193 of the fourth two-input negated product logic element 190 is coupled to the output terminal 3.

činnost popsaného zapojeni synchronizačního obvodu lze charakterizovat signály na vstupech a výstupech obvodu následujícím způsobem:operation of the described synchronization circuit connection can be characterized by signals at the inputs and outputs of the circuit as follows:

Po neadresování a požadavku přechází signál na první vstupní svorce 2 do úrovně logické nuly. Byl-li v té době signál na druhé vstupní svorce 2 rovněž v úrovni logické nuly signálu, přejde signál do úrovně logické jedničky a zpět do úrovně logické nuly, bude na výstupní svorce 2 potvrzovací signál v úrovni logické nuly až do doby přechodu signálu do úrovně logické jedničky. Ve všech možných jiných kombinacích vstupní sekvence zůstává výstupní signál v úrovni logické jedničky.After not addressing and requesting, the signal at the first input terminal 2 goes to the logic zero level. If, at that time, the signal at the second input terminal 2 was also at logic zero level, the signal goes to logic level 1 and back to logic zero level, the output terminal 2 will receive a logic zero level signal until the signal reaches level logical ones. In all possible other combinations of the input sequence, the output signal remains at logic one.

Uvedené příkladné zapojení pro zabezpečení sběrnice proti příjmu neplatných dat umožňuje pracovat s převodníky, jejichž, doba převodu je řádově shodná s instrukční dobou procesoru ovládajícího sběrnici. Zvláši výhodné se jeví pozdržení procesoru v případě rychlých převodníků s proměnnou dobou převodu, kde jejich opětovné adresování, tedy dvě instrukce, převyšuje maximálně možnou dcbu převodu.Said exemplary wiring for securing the bus against receiving invalid data allows to work with converters whose conversion time is of the order of the instruction time of the processor controlling the bus. It is particularly advantageous to delay the processor in the case of fast converters with variable conversion time, where their re-addressing, that is, two instructions, exceeds the maximum possible dcbu conversion.

Vynález lze využit v oboru měřicí techniky řízené mikropočítačem, zejména v oblasti vytváření automatizovaných měřicích systémů.The invention can be used in the field of microcomputer-controlled measuring techniques, in particular in the field of automated measuring systems.

Claims

SUBJECT OF THE INVENTION

1. Wiring for securing the bus against reception of invalid data, consisting of an address selection circuit, a bus control circuit, a synchronization circuit for securing the bus against reception of invalid data, a converter to a binary form, a bus driver and finally disassembled into address wires, data wires, read start control wire and receive acknowledgment wire, characterized in that the third control output (021) of the control circuit (020) is connected to the first control input (031) of the synchronization circuit (030), while the fourth control output (026) of the control circuit (020) is coupled to the control input (042) of the converter (040) to the binary form, the control output (043) of the converter (040) to the second control input (040). 032) of the synchronization circuit (030), while the acknowledgment output (033) of the synchronization circuit (030) is coupled to the acknowledgment input (023) of the bus cooperation control circuit (020).

2. A bus-wiring circuit according to claim 1, characterized in that the synchronization circuit (030) comprises a terminal (1) connected to the input (21) of the second inverter (20) and simultaneously connected to the first input (111) of the first of the three-input negated product logic element (110), while the second input terminal (2) is connected both to the input (11) of the first inverter (10) and further coupled to the second input (112) of the first three-input negated product logic element (100); is coupled to the second input (152) of the third two-input negated product logic (150) and is finally coupled to the second input (122) of the second three-input negated product logic (120), the output (12) of the first inverter (10) being coupled to by a second input (102) of the first two-input logic element (100) of the negated product, and at the same time it is connected to the second input (182) of the three-input logic element (180) the negated product, while the output (22) of the second inverter (.20). is coupled to the second input (162) of the third three-input logic element (160) concurrently and is further coupled to the third input (123) of the second three-input logic element (120) of the negated product and finally coupled to the third input (183) of the fifth three-input the negated product logic element (180), the output (32) of the third inverter (30) being coupled to a third input (113) of the first three-input negated product logic element (110) whose output (114) is connected to the second input of the four-input the negated product logic element (140), the input (31) of the third inverter (30) being coupled to the first input (101) of the first 2-input negated product logic element (100) and simultaneously coupled to the first input (131) of the second two-input logic element ( 130) of the negated product and furthermore is connected to the second input (192) of the fourth two-input negated product logic element (190) and it is temporarily connected to the output (174) of the fourth three-input negated product logic element (170) and is furthermore connected to the third input (163) of the third three-input negated product logic element (160) and finally connected to the first input (181) of the fifth three-input logic element (180) of the negated product, while the output (103) of the first two-input negated product logic (100) is coupled to the third input (143) of the four-input negated product logic (140), the output (42) of the fourth inverter (40) the first input (161) of the third three-input negated product logic element (160) and at the same time being coupled to the first input (121) of the second three-input negated product logic element (120) whose output (124) is connected to the second input (172) of the fourth three-input logic the negated product element (170), the output (164) of the third three-input logic element in the negated product (160), it is coupled to the first input (171) of the fourth three-input negated product logic (170), while the output (184) of the fifth three-input negated product logic (180) is coupled to the third input (173) of the fourth three-input logic (170) of the negated product, wherein the input (41) of the fourth inverter (40) is coupled to the second input (132) of the second two-input negated product logic (130) and simultaneously coupled to the first input (191) of the fourth two-input logic element (190) and, in addition, is connected to the output (145) of the four-input negated product logic element (140), while the output (133) of the second two-input logic element (130) is finally connected to the output (145) of the four-input negated product logic element. the negative product is connected to the first input (141) of the four-input logic element (140) a product, wherein the output (153) of the third two-input negated product logic (150) is connected to the fourth input (144) of the four-input negated product logic element (140), while the output (193) of the fourth two-input negated product logic (190) is connected with output terminal (3).