CS251701B1 - Dynamic Zero Circuit - Google Patents
Dynamic Zero Circuit Download PDFInfo
- Publication number
- CS251701B1 CS251701B1 CS836949A CS694983A CS251701B1 CS 251701 B1 CS251701 B1 CS 251701B1 CS 836949 A CS836949 A CS 836949A CS 694983 A CS694983 A CS 694983A CS 251701 B1 CS251701 B1 CS 251701B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- flip
- resistor
- terminal
- flop
- input
- Prior art date
Links
Landscapes
- Retry When Errors Occur (AREA)
Abstract
fiešení se týká obvodu dynamického nulování, který je tvořen klopným obvodem, k jehož vstupu jsou připojeny první vývody prvního kondenzátoru, jejichž druhé vývody jsou připojeny k nulovému vstupu klopného obvodu, k prvnímu vývodu druhého rezistorů, a k prvnímu vývodu třetího rezistorů, který je svým druhým vývodem připojen k výstupu klopného obvodu a prvnímu vývodu čtvrtého rezistoru, který je svým druhým vývodem připojen k fázi tranzistoru, jehož emitor je uzemněn a. jeho kolektor je spojen s druhým vývodem druhého rezistorů a přes pátý rezistor se vstupem klopného obvodu, přičemž vstup klopného obvodu je přes druhý kondenzátor připojen k zemi. fiešení je svýhodou možno použít v mikropočítačových systémech, zejména pro přímé řízení technologických procesů a textilních strojů.The solution relates to a dynamic zeroing circuit, which is formed by a flip-flop circuit, to the input of which are connected the first terminals of the first capacitor, the second terminals of which are connected to the zero input of the flip-flop circuit, to the first terminal of the second resistor, and to the first terminal of the third resistor, which is connected by its second terminal to the output of the flip-flop circuit and the first terminal of the fourth resistor, which is connected by its second terminal to the phase of the transistor, the emitter of which is grounded and. its collector is connected to the second terminal of the second resistor and through the fifth resistor to the input of the flip-flop circuit, while the input of the flip-flop circuit is connected to the ground via the second capacitor. The solution can be advantageously used in microcomputer systems, in particular for direct control of technological processes and textile machines.
Description
Vynález se týká obvodu dynamického nulování. 701The invention relates to a dynamic reset circuit. 701
Pro zajištění uchování dat v dynamických pamětech připojených k centrální jednotce je nutné zabezpečit obnovování dynamických pamětí v intervalech stanovených výrobcem, což znamená, že centrální jednotka, jíž se provádí obnova dat v dynamických pamětech, nesmí být vyřazena z činnosti pro interval delší, než je zapotřebí k obnově dat v pamětech. Tohoto stavu se v současné době dosahuje tím, že se pro generování nulovaciho impulzu používá monostabilních klopných obvodů, jejichž délka kyvu je nastavena pod přípustnou hranici obnovování dat.To ensure the storage of data in dynamic memories connected to the central unit, it is necessary to ensure the recovery of dynamic memories at the intervals specified by the manufacturer, which means that the central unit recovering data in the dynamic memories must not be disabled for longer than necessary to recover data in memories. This is currently achieved by using monostable flip-flops whose swivel length is set below the permissible data recovery threshold for generating a reset pulse.
Nevýhodou současného stavu však je, že funkce monostabilních klopných obvodů nebývá synchronní s funkcí mikroprocesoru a tím může při jejich činnosti dojít k porušení dat v pamětech.However, the disadvantage of the current state is that the function of monostable flip-flops is not synchronous with the function of the microprocessor and thus the data in the memories may be corrupted during their operation.
Uvedenou nevýhodu do značmé míry odstraňuje obvod dynamického nulování podle vynálezu, jehož podstatou je, že je tvořen klopným obvodem, k jehož vstupu D jsou připojeny první vývody prvního kondenzátoru a prvního rezistoru, jejichž druhé vývody jsou připojeny k nulovacímu vstupu klopného obvodu, k prvnímu vývodu druhého rezistoru a k prvnímu vývodu třetího rezistoru, který je svým druhým vývodem připojen k výstupu Q klopného obvodu a prvnímu vývodu čtvrtého rezistoru, který je svým druhým vývodem připojen k bázi tranzistoru, jehož emitor je uzemněn a jehož kolektor je spojen s druhým vývodem druhého rezistoru a přes pátý rezistor s S vstupem klopného obvodu, přičemž S vstup klopného obvodu je přes druhý kondenzátor připojen k zemi.This disadvantage is largely eliminated by the dynamic reset circuit of the present invention, which is constituted by a flip-flop to which input D is connected the first terminals of the first capacitor and the first resistor, the second terminals are connected to the flip-flop reset input, to the first terminal. a second resistor and a first terminal of a third resistor connected by its second terminal to the flip-flop output Q and a first terminal of a fourth resistor connected by its second terminal to a transistor base whose emitter is grounded and whose collector is connected to the second terminal of the second resistor; through a fifth resistor with a S flip-flop input, wherein the S flip-flop input is connected to ground through a second capacitor.
Výhodou obvodu dynamického nulování podle vynálezu je, že eliminuje nutnost použiti monostabilního klopného obvodu a zároveň nulovací impuls generuje synchronně s funkci centrální jednotky, a to v době, kdy nemůže dojít k poruše zápisu dat do paměti či čtení dat z pamětí, to jest v době, kdy centrální jednotka provádí dekódování operačního kódu instrukce.The advantage of the dynamic reset circuit according to the invention is that it eliminates the need for a monostable flip-flop and at the same time generates a reset pulse synchronously with the function of the central unit at a time when there is no failure to write data to or read data from the memories. wherein the central unit decodes the operation code of the instruction.
251 701251 701
Vynález je dále blíže popsán podle přiloženého výkresu, na němž je znázorněno schéma zapojení příkladného provedení obvodu dynamického nulování podle vynálezu.The invention will now be described in more detail with reference to the accompanying drawing, in which: FIG.
Klopný obvod 1 je svýmvstupem D spojen s prvními vývody prvního kondenzátoru 2 a prvního rezistoru 2» jejichž druhé vývody jsou připojeny k nulovacímA vstupu R klopného obvodu JL» k prvnímu vývodu druhého rezistoru 4 a k prvnímu vývodu třetího rezistoru 2· Druhý vývod třetího rezistoru 2 Je spojen s výstupem Q klopného obvodu 1 a přes čtvrtý rezistor 6 s bází tranzistoru 2 8 uzemněným emitorem. Kolektor tranzistoru 2 Je spojen s druhým .vývodem druhého rezistoru 4 a přes pátý rezistor j8 s vstupem J5 klopného obvodu 1. Vstup klopného obvodu 1 je přes druhý kondenzátor £ připojen na zem. .The flip-flop 1 is connected to the first terminals of the first capacitor 2 and the first resistor 2 with its input D, the second terminals of which are connected to the reset input R of flip-flop J1 to the first terminal of the second resistor 4 and to the first terminal of the third resistor. e connected to the output Q of flip-flop 1 and via the fourth resistor to the base of transistor 6 2 8 grounded emitter. The collector of transistor 2 is connected to the second terminal of the second resistor 4 and via the fifth resistor 18 to the input of flip-flop 1. The input of flip-flop 1 is connected to ground through the second capacitor. .
V činnosti se přivádí na vstup D klopného obvodu 1 řídicí signál RESIN pro externí nulování centrální jednotky a na hodinový vstup C klopného obvodu 1 řídicí signál MÍ centrální jednotky, udávající, že se jedná o první strojový cyklus, to je čtení operačního kódu instrukce. Řídící signál RESIŇ představuje nulovací impuls s aktivní nízkou úrovní, jehož překlopení je odvozeno od závěrné hrany řídicího signálu Μ 1 . V případě, že v tuto dobu je na vstupu D klopného obvodu 1 nízká úroveň, dojde k přechodu výstupu Q klopného obvodu 1 do vysoké úrovně, čímž dojde k sepnutí tranzistoru 2» který přes asynchronní vstup S nastavení klopného obvodu 1 překlopí klopný obvod 1 zpět do výchozího stavu. Doba, která uplyne od překlopení v důsledku vnějšího požadavku na nulování až do okamžiku asynchonního nastavení klopného obvodu 1 do výchozího stavu, je dána časovou konstantou členu, tvořeného pátým rezistorem 8 a druhým kondenzátorem 2· Z výstupu Q klopného obvodu 1 se odebírá nulovací impuls, který po průchodu neznázorněným hradlem a neznázorněným invertorem způsobí nulování centrální jednotky.In operation, a control signal RESIN for external reset of the central unit is applied to the input D of the flip-flop 1 and a control signal M1 of the central unit, indicating that this is the first machine cycle, i.e. reading the operation code of the instruction. The RESIŇ control signal represents a reset pulse with an active low level whose flip is derived from the closing edge of the control signal Μ 1. If at this time the input D of flip-flop 1 is low, the output Q of flip-flop 1 is switched to a high level, which causes the transistor 2 to close and flips flip-flop 1 via the asynchronous input S to the default state. The time elapsing from the flip due to an external reset request until the asynchronous reset of the flip-flop 1 is determined by the time constant of the member formed by the fifth resistor 8 and the second capacitor 2. which, after passing through a gate (not shown) and an inverter (not shown), causes the central unit to be reset.
Vynález je β výhodou možno využít v mikropočítačových systémech, zejména pro přímé řízení technologických procesů, textilních strojů, ochran a jiných zařízení.The invention can be advantageously used in microcomputer systems, in particular for direct control of technological processes, textile machines, protections and other devices.
PŘEDMĚT VYNÁLEZUSUBJECT OF THE INVENTION
251 701251 701
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS836949A CS251701B1 (en) | 1983-09-24 | 1983-09-24 | Dynamic Zero Circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS836949A CS251701B1 (en) | 1983-09-24 | 1983-09-24 | Dynamic Zero Circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS694983A1 CS694983A1 (en) | 1984-06-18 |
| CS251701B1 true CS251701B1 (en) | 1987-07-16 |
Family
ID=5417685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS836949A CS251701B1 (en) | 1983-09-24 | 1983-09-24 | Dynamic Zero Circuit |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS251701B1 (en) |
-
1983
- 1983-09-24 CS CS836949A patent/CS251701B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS694983A1 (en) | 1984-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR860002148A (en) | Semiconductor integrated circuit device | |
| EP0184737A3 (en) | Semiconductor memory device having error detection/correction function | |
| DE3588121D1 (en) | Semiconductor integrated circuit with an equivalent redundancy circuit | |
| EP0377455B1 (en) | Test mode switching system for LSI | |
| KR920005173A (en) | Semiconductor Memory with Automatic Test Mode Deviation on Chip Operation | |
| US4705970A (en) | Programmable interval timer with lock means | |
| KR910010308A (en) | Error Correction Circuit of EEPROM | |
| JPS6113250B2 (en) | ||
| KR860003740Y1 (en) | Prevention circuit of the microprocessor's operation due to an error command | |
| JP2504502B2 (en) | Integrated circuit card | |
| KR930005834Y1 (en) | Over Current Protection Circuit | |
| JPS6461847A (en) | Dma control circuit | |
| JPS5764396A (en) | Multi-processor | |
| KR890001224B1 (en) | Reset and data protecting circuit | |
| GB2187909B (en) | An interface circuit | |
| JPH0430720Y2 (en) | ||
| JPS6359167B2 (en) | ||
| JPH0316647B2 (en) | ||
| KR890005353B1 (en) | Error movement check method of micro processor | |
| JPS61622U (en) | power control circuit | |
| SU1173448A1 (en) | On-line storage employing memory microcircuits | |
| JPS57186299A (en) | Data processing device | |
| CS261956B1 (en) | Microcomputer running control circuit | |
| GB1018762A (en) | Data transfer system | |
| JPS57163878A (en) | Test signal generating circuit for integrated circuit |