CS252096B1

CS252096B1 - Multiple Memory Access Devices

Info

Publication number: CS252096B1
Application number: CS859848A
Authority: CS
Inventors: Jiri Vlk
Original assignee: Jiri Vlk
Priority date: 1985-12-23
Filing date: 1985-12-23
Publication date: 1987-08-13
Also published as: CS984885A1

Abstract

Zařízení je určeno pro vícenásobný přístup do paměti, například pro blokové přenosy dat. Pamět Je svým adresovým vstupem připojena na výstup sekvenčního logického obvodu. Jeho vstup adresy je napojen na adresovou sběmioi, na niz je napojen výstup adresy z řídicího obvodu, propojený obousměrným spojen s datovou sběrnicí zařízení, na ktepou Je obousměrným spojem připojena pamět.The device is intended for multiple access to memory, for example for block data transfers. The memory is connected by its address input to the output of a sequential logic circuit. Its address input is connected to the address bus, to which is connected the address output from the control circuit, connected by a bidirectional connection to the data bus of the device, to which the memory is connected by a bidirectional connection.

Description

•Vynález se týká zařízení pro vícenásobný přístup do paměti, vhodného zejména pro blokové přenosy dat.The invention relates to a multiple access memory device particularly suitable for block data transfers.

Dosud používaná zařízení pro přístup do paměti obsahuji několik zdrojů.adres paměti, ljteré jsou na adresový vstup multiplexovány. Velkým nedostatkem těchto zařízení je vysoký, počet adresových vstupů paměti, které je nutno multiplexovat.The memory access devices used hitherto contain several resources. Memory addresses which are multiplexed to address input. A big drawback of these devices is the high number of address memory inputs that need to be multiplexed.

To vede ke značné složitosti zařízení a jeho zapojení.This leads to considerable complexity of the device and its wiring.

Ůvedený nedostatek jé odstraněn zařízením pro vícenásobný přístup do paměti podle vynálezu, jehož podstata spočívá I v tom, že paměl je svým adresovým vstupem připojena na výstup sekvenčního logického.obvodu, jehož vstup adresy je napojen na adresovou sběrnici, na níž.je napojen výstup.adresy z řídicího obvodu, propojeného obousměrným spojem s datovou sběrnicí , zařízení, na niž je svým. obousměrným spojem připojena pamět.This is remedied by the multiple memory access device of the present invention, characterized in that the memory is connected via its address input to the output of a sequential logic circuit, the address input of which is connected to the address bus to which the output is connected. an address from a control circuit interconnected by a bidirectional link to a data bus of the device to which it is connected. two-way memory connected.

Zařízení pro vícenásobný přístup do paměti podle vynálezu přináší velmi.jednoduché zapojení, jehož přednosti vyniknou zvláště tehdy, je-li jako sekvenční logický obvod použit čítač s předvolbou. Ten totiž pracuje v případě, že mají být data.The multiple memory access device of the present invention provides a very simple circuit, the advantages of which are particularly apparent when a preset counter is used as a sequential logic circuit. It works if there is to be data.

O přenášena mezi pamětí a řídicím obvodem, jako střadač adres.O transmitted between the memory and the control circuit, as an address storer.

Řídíc í obvod pak.výmezuje mezi pamětí a vnějšími obvody pouze počáteční adresu,.další adresy jsou již automaticky generovány sekvenčním logickým obvodem.The control circuit then delimits only the starting address between the memory and the external circuits, the other addresses being automatically generated by the sequential logic circuit.

Použije-li se jako řídicí obvod např.. procesor, může pak po dobu blokového přenosu vykonávat jinou činnost.If, for example, a processor is used as the control circuit, it may perform other activity during the block transfer.

Příklad provedení zařízení podle vynálezu je v blokovém schématu znázorněn na připojeném výkresu,.An exemplary embodiment of the device according to the invention is shown in the block diagram in the accompanying drawing.

-2.Adresový vstup 11 paměti 1 je napojen na výstup 21 sekvenčního logického obvodu 2. Vstup 22 adresy do sekven- . čního logického obvodu 2 je napojen na adresovou sběrnici £, na niž je připojen výstup 31 adresy z řídicího obvodu £. Řídicí obvod £ je připojen obousměrným spojem 32 na datovou, sběrnici 4 zařízení. Datová sběrnice 4 zařízení je pak dalším obousměrným spojem 12 napojena na paměl 1. Řídicí obvod £ je. tak obousměrně spojen s pamětí 1, a to přes datovou sběrnici Adresová sběrnice £ představuje jednosměrné propojení’ řídicího obvodu £ na sekvenční logický obvod 2. Řídicím·obvodem £ může být s výhodou procesor. Je výhodné, aby sekvenční logický obvod 2 byl tvořen čítačem, s předvolbou.The address input 11 of the memory 1 is connected to the output 21 of the sequential logic circuit 2. The address input 22 is connected to the sequence. The logic circuit 2 is connected to the address bus 6, to which the address output 31 of the control circuit 6 is connected. The control circuit 6 is connected via a bidirectional link 32 to the data bus 4 of the device. The data bus 4 of the device is then connected to the memory 1 via another bidirectional link 12. The address bus 4 represents a unidirectional interconnection of the control circuit 5 to the sequential logic circuit 2. The control circuit 8 may preferably be a processor. It is preferred that the sequential logic circuit 2 be formed by a preset counter.

Zařízení podle vynálezu funguje takto : Řídicí obvod £ vykonává svou řídicí činnost.na základě dat, získaných z datové sběrnice 4, a z paměti 1. Rovněž paměl 1 je zásobována z datové sběrnice 4 a dodává do ní potřebná data. Řídicí obvod £ je napojen svým výstupem £1 na adresovou sběrnici £, kterou jsou přednášené adresy do sekvenčního logického obvodu 2. Ten předává adresy přes svůj výstup 31 adresovým vstupem 11 ůo. pa-, meti 1 a případně generuje na základě počáteční adresy z řídicího 'obvodu £ další adresy.The device according to the invention operates as follows: The control circuit 6 performs its control operation on the basis of data obtained from the data bus 4 and the memory 1. Also the memory 1 is supplied from the data bus 4 and supplies the necessary data therein. The control circuit 8 is connected via its output 61 to the address bus 6, which is the address addresses to the sequential logic circuit 2. It transmits the addresses via its output 31 via the address input 11o. pa, meti 1 and optionally generates further addresses from the control circuit 6 based on the starting address.

Zařízení podle vynálezu je použitelné např. k obnově obrazu u grafických rastrových displejů, dále ke vstupu dat......The device according to the invention is useful, for example, for image restoration in graphical raster displays, as well as for data input ......

do paměti číslicových analyzátorů.a měřicích ústředen a případně též pro obnovu dynamických pamětí.into the memory of digital analyzers and measuring exchanges and possibly also for the recovery of dynamic memories.

Claims

Multiple access memory device, characterized in that the memory (1) is connected by its address input (11) to the output (21) of the sequential logic circuit (2), the address input (22) of which is connected to the address bus (5). ) to which the address output (31) of the control circuit (3) connected by a bidirectional link (32) to the data bus (4) of the device to which the memory (1) is connected by its bidirectional link (12) is connected.

Device according to claim 1, characterized in that the sequential logic circuit (2) is formed by a preset counter.

Device according to claim 1, characterized in that the control circuit (3) is a processor.