CS253068B1

CS253068B1 - Connection of a memory receiver for evaluation of fast-signal signals and identification pulses

Info

Publication number: CS253068B1
Application number: CS848473A
Authority: CS
Inventors: Jiri Bittner
Original assignee: Jiri Bittner
Priority date: 1984-11-07
Filing date: 1984-11-07
Publication date: 1987-10-15
Also published as: CS847384A1

Abstract

Podstatou řešení je zlepšení vyhodnocování rychlotelegrafních signálů a identifikačních impulsů. Tohoto se dosahuje vhodným zapojením, jehož podstata spočívá v tom, že detektor obálky a tvarovače je spojen svým výstupem se vstupem na blok paměti, který má výstup spojen se vstupem tónového generátoru, jehož výstup je zároveň výstupem zapojení. Na adresové vstupy bloku paměti je dále připojen svými výstupy budič adres, připojený jedním svým výstupem na vstup indikátoru naplnění paměti a svým vstupem je spojen s výstupem generátoru časové základny, k jehož vstupu je připojen blok zápis-čtení, s nímž je v jedné jeho poloze spojen blok regulace rychlosti zápisu a v druhé jeho poloze blok regulace rychlosti čtení. Řešení je jednoduché, umožňuje okamžité čtení zaznamenaného signálu. Je vhodné jako doplněk automatických telegrafních klíčů. Lze je použít jako levné servisní zařízení pro analýzu různých identifikačních a signálových impulsů.The essence of the solution is to improve the evaluation of high-speed telegraph signals and identification pulses. This is achieved by a suitable connection, the essence of which is that the envelope and shaper detector is connected by its output to the input of the memory block, which has an output connected to the input of the tone generator, the output of which is also the output of the connection. The address driver is further connected by its outputs to the address inputs of the memory block, connected by one of its outputs to the input of the memory fill indicator and by its input is connected to the output of the time base generator, to whose input is connected a write-read block, to which a write speed control block is connected in one of its positions and a read speed control block in the other. The solution is simple, it allows immediate reading of the recorded signal. It is suitable as a supplement to automatic telegraph keys. It can be used as a cheap service device for the analysis of various identification and signal pulses.

Description

Vynález se týká zapojení paměťového přijímače rychlotelegrafních signálů a identifikačních impulsů majících charakter rychle se měnících stavů 0, 1,The invention relates to the connection of a memory receiver for quick-wire signals and identification pulses having the character of rapidly changing states of 0.1,

V příjmu krátkých telegrafních signálů známe dva způsoby vyhodnocení? první způsob spočívá v záznamu signálu na magnetofonový pásek a v jeho zpětném přehrávání sníženou rychlostí. Velkou výhodou magnetofonového záznamu je značná odolnost proti rušení a možnost vyhodnocení velmi slabých signálů. Nevýhodou je pak to, že zařízení zaujímá velký prostor, použitím mechanických prvků, zdlouhavá manipulace při převíjení pásků, nemožnost cyklického opakování záznamu. Pro vysoké telegrafní rychlosti musí být konstruovány speciální magnetofony s možností snížení rychlosti posunu až 20násobně.In the reception of short telegraph signals we know two ways of evaluation? the first is to record the signal on the tape and to play it back at a reduced speed. The big advantage of the tape recorder is its high immunity to interference and the possibility of evaluating very weak signals. The disadvantage is that the device occupies a large space, using mechanical elements, lengthy handling during rewinding of tapes, the impossibility of cyclical repetition of the recording. For high telegraph speeds, special tape recorders have to be designed with the possibility to reduce the speed of travel up to 20 times.

Dalším problémem je nutnost nízkofrekvenčního konvertoru v obvodu nahrávání, aby zázněj 1 000 až 2 000 Hz z běžného přijímače byl i po zpomalení čitelný. Druhý způsob spočívá v počítačovém zpracování telegrafního signálu a jeho převodem na terminál. Toto řešení je sice velmi progresivní, ale materiální vybavení je mimořádně náročné. Prostorové nároky na realizaci tohoto způsobu se mohou v některých případech stát limitujícím faktorem.Another problem is the necessity of a low frequency converter in the recording circuit so that the 1000 to 2000 Hz signal from a conventional receiver can be read even after a slowdown. The second method consists in the computer processing of the telegraph signal and its transfer to the terminal. This solution is very progressive, but the equipment is extremely demanding. Spatial demands on the implementation of this method can in some cases become a limiting factor.

Výše uvedené nedostatky odstraňuje zapojení paměťového přijímače pro vyhodnocení rychlotelegrafních signálů a identifikačních impulsů podle vynálezu, jehož podstata spočívá v tom, že signál je přiveden na vstup detektoru obálky a tvarovače, který je zapojen svým výstupem se vstupem na blok paměti, jejíž výstup je spojen se vstupem klíčovaného tónového generátoru, jehož výstup je zároveň výstupem zapojení, přičemž na adresové vstupy paměti je dále připojen svými výstupy budič adres, připojený jedním svým výstupem na vstup indikátoru plnění a svým vstupem je spojen s výstupem generátoru časové základny, k jehož vstupu je připojen přepínač zápis-čtení, s nímž je v jedné jeho poloze spojen blok regulace rychlosti zápisu a v druhé poloze blok regulace rychlosti čtení.The above-mentioned drawbacks are eliminated by the connection of a memory receiver for evaluation of the quick-telegraphic signals and identification pulses according to the invention, which is based on the fact that the signal is connected to the input of the envelope detector and former. the input of the keyed tone generator, the output of which is also the output of the wiring, the address inputs of the memory are further connected by its outputs to an address driver, connected with its output to the input of the fill indicator and connected to the output of the time base generator; a write-read block to which a write speed control block is connected in one position and a read speed control block in the second position.

Výhody řešení podle vynálezu spočívají v tom, že se dosahuje jednoduchosti zapojení a přitom z provozního hlediska vysoké operativnosti navrženého řešení. Toto řešení obsahuje prvky obou dosud známých způsobů. Z prvního způsobu se jedná pouze o zpomalení telegrafního signálu například Morseovy abecedy nebo sledu impulsů, z druhého způsobu se jedná o digitální zpracování signálu se záznamem do elektronické paměti.The advantages of the solution according to the invention reside in the fact that the simplicity of connection and at the same time operationally high operability of the proposed solution is achieved. This solution comprises elements of both known methods. The first method is only a deceleration of the telegraph signal, for example Morse code or pulse train, the second method is a digital signal processing with recording into electronic memory.

Zásadní předností navrhovaného řešení je mimořádná jednoduchost a z toho plynoucí materiálová a tím i finančí nenáročnost, minimální spotřeba elektrické energie a dosažení velmi malých rozměrů zařízení. Pomocí tohoto způsobu je prakticky možné okamžité čtení zaznamenaného signálu. Zanedbatelné není ani to, že navrhované řešení se pro své minimální nároky může stát relativně laciným doplňkem automatických telgrafních klíčů. A v opravářské praxi by se mohlo stát levným servisním zařízením pro analýzu různých identifikačních a signálových impulsů.The fundamental advantage of the proposed solution is the extraordinary simplicity and the resulting material and thus low financial demands, minimum electricity consumption and the achievement of very small equipment dimensions. With this method it is practically possible to read the recorded signal immediately. Nor is it negligible that the proposed solution, due to its minimal requirements, can become a relatively cheap supplement to automatic telgraph keys. And in repair practice it could become a cheap service facility for analyzing various identification and signal pulses.

Na přiložených výkresech je znázorněno zapojení podle vynálezu, kde na obr. 1 je blokové schéma zapojení paměťového přijímače a na obr. 2 je uveden jeden z možných příkladů zapojení podle vynálezu.In the accompanying drawings, the circuit according to the invention is shown, in which Fig. 1 is a block diagram of the memory receiver circuit, and Fig. 2 shows one possible example of the circuit according to the invention.

Zapojení podle vynálezu sestává z detektoru _1 obálky a tvarovače, který má na vstupní svorku 10 signálu připojen jednak vazební kondénzátor 11 detektoru obálky a tvarovače, jednak měnitelný odpor 12 nastavení úrovně zahrazení detektoru 1^ obálky a tvarovače a jednak odpor 13 předpětí detektoru _1 obálky a tvarovače, který je připojen zároveň k blokovacímu kondenzátoru 18 a ke svorce 84 vstupu napájení, přičemž na vstupní svorku 10 signálu je dále připojena přes vazební kondénzátor 11 svou anodou detekční dioda 14 detektoru .1 obálky a tvarovače, k jejíž katodě je připojen jednak filtrační kondénzátor 15 detektoru .1 obálky a tvarovače, jednak zatěžovací odpor 16 detektoru obálky _1 a tvarovače a jednak přes předřadný odpor 17 báze svou bází tranzistor 19 detektoru 1_ obálky a tvarovače, jehož emitor je připojen na zem a kolektor je připojen přes odpor 20 kolektoru tranzistoru 19 zároveň na blokovací kondenzátor 18 a na svorku 84 vstupu napájení, přičemž dále je kolektor tranzistoru 19 detektoru .1 obálky a tvarovače připojen, jednak ke kondenzátorů 21 výstupní časové konstanty detektoru 2 obálky a tvarovače a jednak na datový výstup 25 paměti 24, která má dále svůj vstup 26 zápis-čtení připojen, jednak k přepínači 23 bloku 9 přepínače zápis-čtení a jednak přes odpor 22 zároveň k blokovacímu kondenzátorů 18 a ke svorce 84 vstupu napájení, dále má pamět svůj vstup 27 blokování paměti připojen na zem a svůj výstup 28 dat paměti připojen na první vstup prvního hradla 76 NOR tónového generátoru 3, jehož druhý vstup je připojen jednak přes první odpor 77 tónového generátoru 2 na výstup prvního hradla 76 NOR tónového generátoru 3, a na výstupní odpor 82 tónového generátoru 2/ jenž je připojen na svorku 83 výstupu signálu a jednak je druhý vstup prvního hradla 76 NOR tónového generátoru 3 připojen přes první kondenzátor 78 tónového generátoru 2 k výstupu druhého hradla 79 NOR tónového generátoru 2 ^a dále je propojen přes druhý odpor 80 tónového generátoru 2 ^s prvním a druhým vstupem druhého hradla 79 NOR tónového generátoru 2/ přičemž k prvnímu a k druhému vstupu druhého hradla 79 NOR tónového generátoru 2 ^a druhému odporu 80 tónového generátoru 2 3^e pres druhý kondenzátor 81 tónového generátoru 2 připojen výstupní odpor 82 tónového generátoru 2 ^a dále je tento odpor připojen na svorku 83 výstupu signálu.The wiring according to the invention consists of an envelope detector 1 having a bonding capacitor 11 of the envelope detector 11, a variable resistor 12 for setting the barrier level of the envelope detector 11 and a bias detector 13, and a bias resistor 13 for the envelope detector 1. a detector 14 of the envelope detector 11 and an anchoring detector 14 to which the filter capacitor is connected to the cathode, 15 of the envelope detector 1, the load resistor 16 of the envelope detector 1 and the former and, through the base resistor 17, the base transistor 19 of the envelope detector 7 whose emitter is connected to ground and the collector connected via the collector 20 of the transistor 19 at the same time on the locking con a denser 18 and a power input terminal 84, wherein the collector of the envelope detector 11 is connected to the capacitors 21 of the output detector 2 of the envelope detector 2 and to the data output 25 of the memory 24, which further has its input 26 write-read connected both to switch 23 of block 9 of write-read switch and secondly through resistor 22 to blocking capacitors 18 and to power input terminal 84, the memory has its memory blocking input 27 grounded and its memory data output 28 connected to the first input of the first NOR gate 76 of the tone generator 3, the second input of which is connected via the first resistor 77 of the tone generator 2 to the output of the first gate 76 of the NOR tone generator 3, and to the output resistor 82 of the tone generator 2 signal and secondly, the second input of the first NOR gate 76 of the tone generator 3 is connected via a signal with the first tone generator 2 capacitor 78 to the output of the second gate of NOR tone generator 2 ^and further coupled via the second resistor 80 of the tone generator 2 ^{to the} first and second inputs of the second gate of NOR tone tone generator 2 tone generator 2 ^and the second resistor 80 the tone generator ³ and 2 via a second capacitor 81 of the tone generator 2 connected to the output resistance 82 of the tone generator 2 ^and then the resistance is connected to the terminal 83 the output signal.

Pamět 24 má dále svůj první adresový vstup 29 připojen jednak na druhý vstup 49 prvního čtyřstupňového dvojkového čítače 48 budiče 7_ adres a jednak na první výstup 50 prvního čtyřstupňového dvojkového čítače 48 budiče 7. adres, svůj druhý adresový vstup 30 paměti má připojen na druhý výstup 51 prvního čtyřstupňového dvojkového čítače 48 budiče 7_ adres, svůj třetí adresový vstup 31 paměti má připojen na třetí výstup 52 prvního čtyřstupňového dvojkového čítače 48 budiče 2 adres a svůj čtvrtý adresový vstup 32 paměti má připojen, jednak na čtvrtý výstup 53 prvního' čtyřstupňového dvojkového Čítače 48 budiče 7_ adres a jednak na první vstup 63 druhého čtyřstupňového dvojkového čítače 57 budiče 7. adres, přičemž první vstup 55 nulování prvního čtyřstupňového dvojkového čítače 48 budiče 7_ adres je připojen na zem a taktéž druhý vstup 56 nulování prvního čtyřstupňového dvojkového čítače 48 budiče 7_ adres je připojen na zem, zatímco první vstup 54 prvního čtyřstupňového dvojkového čítače 48 budiče 2 adres je připojen jednak na výstup prvního hradla 42 generátoru £ časové základny, které má první vstup a druhý vstup připojen přes první kondenzátor 40 generátoru 2 časové základny, jednak na výstup druhého hradla 43 generátoru 2 časové základny a jednak na přepínač 23 bloku 2 přepínače zápis-čtení, přičemž výstup a oba vstupy prvního hradla 42 generátoru 2 časové základny jsou překlenuty odporem 39 generátoru 2 časové základny, a dále je první vstup 54 prvního čtyřstupňového dvojkového čítače 48 budiče 2 adres připojen jednak přes druhý kondenzátor 41 generátoru 2 časové základny na první vstup a druhý vstup druhého hradla 43 generátoru 2 časové základny a jednak jsou tyto vstupy připojeny přes předřadný odpor 44 bloku 5 regulace rychlosti zápisu, jednak na první proměnný odpor 45 bloku 2 regulace rychlosti zápisu, který je připojen na přepínač 23 bloku 2 přepínače zápis-čtení a jednak přes druhý předřadný odpor 46 na druhý proměnný odpor 47 bloku 2 regulace rychlosti čtení, který je rovněž připojen na přepínač 23 bloku 2 přepínače zápis-čtení.The memory 24 further has its first address input 29 coupled to the second input 49 of the first four-stage binary counter 48 of the driver 7 and to the first output 50 of the first four-stage binary counter 48 of the driver 7, and its second address input 30 to the second output. 51 of the first four-stage binary counter 48 of the address driver 7, its third memory address input 31 is connected to the third output 52 of the first four-stage binary counter 48 of the driver 2 and its fourth address input 32 is connected to the fourth output 53 of the first four-level binary counter 48 of the address driver 7 and second input 63 of the second four-stage binary counter 57 of the address driver 7, wherein the first reset input 55 of the first four-stage binary counter 48 is connected to ground and the second reset input 56 is reset The binary counter 48 of the driver 7 is connected to ground, while the first input 54 of the first four-stage binary counter 48 of the driver 2 is connected to the output of the first gate 42 of the time base generator 48 having a first input and a second input connected through the first generator capacitor 40. 2 to the output of the second gate 43 of the time base generator 2 and to the switch 23 of the write-read switch block 2, the output and both inputs of the first gate 42 of the time base generator 2 are bridged by the resistance 39 of the time base generator 2; the first input 54 of the first four-stage binary counter 48 of the address driver 2 is connected via the second capacitor 41 of the time base generator 2 to the first input and the second input of the second gate 43 of the time base generator 2 and these inputs are connected via a resistor 44 poison to the first variable resistor 45 of the write speed control block 2, which is connected to the switch 23 of the block 2 of the write-read switch and, secondly, to the second variable resistor 47 of the read speed control block 2 which is also connected to the switch 23 2 write-read switches.

Pamět 24 má svůj pátý adresový vstup 33 připojen, jednak na druhý vstup 58 druhého čtyřstupňového dvojkového Čítače 57 budiče 7_ adres a jednak na první výstup 59 druhého čtyřstupňového dvojkového čítače 57 budiče 2 adres, svůj šestý adresový vstup 34 paměti má připojen na druhý výstup 60 druhého čtyřstupňového dvojkového čítače 57 budiče 7_ adres, svůj sedmý adresový vstup 35 paměti má připojen na třetí výstup 61 druhého čtyřstupňového dvojkového čítače 57 budiče 2 adres a svůj osmý adresový vstup 36 paměti má připojen, jednak na čtvrtý výstup 62 druhého čtyřstupňového dvojkového Čítače 57 budiče 2 adres a jednak na první vstup 71 třetího čtyřstupňového dvojkového čítače 66 budiče adres, přičemž první vstup 64 nulování druhého čtyřstupňového dvojkového čítače 57 budiče 2 adres je připojen na zem a taktéž druhý vstup 65 nulování druhého čtyřstupňového dvojkového čítače 57 budiče 7_ adres je připojen na zem, svůj devátý adresový vstup 37 paměti má připojen, jednak na druhý vstup 67 třetího čtyřstupňového dvojkového Čítače 66 budiče 7_ adres a jednak na první výstup 68 třetího čtyřstupňového dvojkového čítače 66 budiče 7_ adres a svůj desátý adresový vstup 38 paměti má připojen na druhý výstup 69 třetího čtyřstupňového dvojkového čítače 66 budiče 2 adres, který má svůj třetí výstup 70 připojen přes sériový odpor 74 diody LED k anodě diody 75 LED indikátoru 2 signalizace naplnění paměti 24, která má svou katodu připojenu na zem, přičemž první vstup nulování třetího čtyřstupňového dvojkového čítače 66 budiče J_ adres je zapojen na zem a taktéž druhý vstup 73 nulování třetího čtyřstupňového dvojkového čítače 66 je zapojen na zem.The memory 24 has its fifth address input 33 connected, second to the second input 58 of the second four-stage binary counter 57, and second to the first output 59 of the second four-stage binary counter 57, the sixth address input 34 is connected to the second output 60 the second four-stage binary counter 57 of the driver 7, its seventh memory address input 35 is connected to the third output 61 of the second four-stage binary counter 57 of the driver 2 and its eighth address input 36 is connected to the fourth output 62 of the second four-stage binary counter 57 The first input 64 of resetting the second four-stage binary counter 57 of the address driver 2 is connected to ground and also the second input 65 of resetting the second four-stage binary address the driver 7 of the address driver 7 is connected to ground, its ninth address input 37 is connected to the second input 67 of the third four-stage binary counter 66 and the second output 68 of the third four-stage binary counter 66 of the driver 7 and its tenth the memory address input 38 is connected to the second output 69 of the third four-stage binary counter 66 of the address driver 2, which has its third output 70 connected via a series LED resistor 74 to the anode 75 of the LED 24 of the memory full indicator 24 having its cathode ground, wherein the first resetting input of the third four-stage binary counter 66 is connected to ground and also the second resetting input 73 of the third four-stage binary counter 66 is connected to ground.

Zapojení podle vynálezu pracuje následovně:The circuit according to the invention operates as follows:

Vstupní signál je v detektoru 2 obálky a tvarovače detekován a pomocí časových konstant RC členů _1_5, 2®' 20 a 21 upraven tak, aby na vstupu 25 paměti 24 RAM se objevila negovaná obálka vstupního signálu. Ze schématu je zřejmé, že změnou časových konstant RC členů lze měnit vlastnosti detektoru 2 obálky tvarovače a tím i využití pro různé charaktery vyhodnocovaných signálů.The input signal is detected in the envelope detector 2 and the former, and adjusted by the time constants RC members 15, 20 ' and 21 so that a negated input signal envelope appears at the input 25 of the RAM 24. It is clear from the diagram that by changing the time constants of RC members it is possible to change the properties of the detector 2 of the former of the former and thus the utilization for various characters of the evaluated signals.

Ve schématu uvedené pasivní a aktivní elektrotechnické prvky jsou vhodné pro nízkofrekvenční signály nad 1 000 Hz při délce nejkratších pulzů 2 ms, což v případě Morseovy abecedy odpovídá tempu 2 000 značek za minutu. Nezávisle na vstupním signálu kmitající generátor 4_ časové základny má samostatný regulátor 2 rychlosti změn adres paměti 24 pro záznam a samostatný regulátor 6 rychlosti změn adres paměti 24 pro čtení. Změnou kapacit kondenzátorů 40 a 21· popřípadě změnou velikosti odporů 39, 22' lze měnit rozsah kmitočtů, na kterých pracuje generátor 2 časové základny s hradly 42, 43 typu CMOS.The passive and active electrical components shown in the diagram are suitable for low frequency signals above 1,000 Hz at the shortest pulse length of 2 ms, which corresponds to a rate of 2,000 marks per minute for the Morse code. Irrespective of the input signal, the oscillating time base generator 4 has a separate address change rate controller 2 for recording memory and a separate address change rate controller 6 for reading memory 24. By varying the capacitances of capacitors 40 and 21, or by varying the magnitude of the resistors 39, 22 ', the range of frequencies at which the time base generator 2 operates with CMOS gates 42, 43 can be varied.

Binární dělič budiče 7_ adres určuje cyklicky adresy paměti 24 RAM. Indikátor 2 signalizace naplnění paměti 24 dobou svitu respektive přerušením svitu své diody 75 LED indikuje délku celého naplnění respektice čtení paměti 24 RAM. pamět RAM 1 024 bitů svojí kapacitou umožňuje záznam přibližně 30 znaků textu nebo 300 impulsů. Uvedené počty zaznamenaných informací lze zvýšit za cenou zhoršení zkreslení délky jednotlivých zaznamenaných impulsů. Při potřebě delšího záznamu by bylo nutné použít pamět o vyšší kapacitě. Výstup 28 paměti 24 RAM klíčuje tónový generátor 2·The binary address divider 7 determines cyclically the addresses of the RAM 24. Indicator 2 of the memory full 24 is lit or the light of the LED 75 is interrupted, indicating the length of the full RAM 24 reading. The RAM of 1,024 bits, with its capacity, allows the recording of approximately 30 characters of text or 300 pulses. The stated numbers of recorded information can be increased beyond the cost of worsening the distortion of the length of the individual recorded pulses. If longer recording is required, a higher memory capacity would be required. Output 28 of RAM memory 24 key tone generator 2 ·

Je vhodné použít pamět typu MHB 2 102, jejíž výhodou je, že v poloze přepínače 23 zápis přenáší vstupní informaci na výstup a proto je možné podle činnosti tónového generátoru 2 nastavit správnou úroveň vstupního signálu pro dokonalý zápis do paměti 24:It is suitable to use the MHB 2 102 memory, which has the advantage that in the position of the write switch 23 it transmits input information to the output and therefore it is possible to set the correct level of the input signal for perfect writing in the memory 24.

Zapojení bylo původně navrženo pro příjem velmi krátkých odrazů rychlotelegrafních signálů vyhodnocovaných přijímačem při komunikaci odrazem od meteorologických stop. Dále je možné zařízeni použít pro kontrolu funkce digitálních kodérů, které například při zahájení relace vysílají jeden krátký identifikační impuls, jehož obsah lze jinak analyzovat pouze podstatně dražším a složitějším zařízením, jakým je například pamětový osciloskop.The wiring was originally designed to receive very short reflections of the quick-wire signals evaluated by the receiver when communicating by reflection from meteorological tracks. Furthermore, the device can be used to check the function of digital encoders which, for example, emit one short identification pulse at the start of a session, whose content can otherwise only be analyzed by a substantially more expensive and complex device, such as a memory oscilloscope.

Claims

SUBJECT OF THE INVENTION

A memory receiver for evaluating rapid-tone signals and identification pulses, characterized in that the envelope and former detector (1) is connected with its output to an input to a memory block (2) having an output coupled to an input of a tone generator (3) whose output it is also the output of the circuit, and the address inputs of the memory block (2) are further connected by their outputs to an address driver (7) connected with one output to the input of the memory full indicator (8) and connected to the output of the time base generator (4). the input of which is connected to a write-read block (9) with which in one position a write-speed control block (5) is connected and in its second position a read-speed control block (6).