CS253176B1

CS253176B1 - Involvement in Missing Identification

Info

Publication number: CS253176B1
Application number: CS859560A
Authority: CS
Inventors: Vojtech Sapak
Original assignee: Vojtech Sapak
Priority date: 1985-12-19
Filing date: 1985-12-19
Publication date: 1987-10-15
Also published as: CS956085A1

Abstract

Cílem řešení je vytvořit jednoduché zapojení s využitím vnějšího posuvného registru a paměti typu ROM, jež mimo to může provádět správné nastavení fáze hodinových impulsů vůči datům a nastavení čítače do správného stavu tak, aby následující data byla správně oddělována po bytech, jakož i správné rozlišení datových a hodinových impulsů v datech kódovaných způsobem DF. Uvedeného cíle se dosáhne zapojením s registrem missingu, dekodérem, Čítačem missingu, čítačem bitů a časovým zdrojem. Zapojení lze využít v řídicích jednotkách pro řízení diskových pamětí, zejména diskových pamětí s pružnými magnetickými disky nebo v adaptorech pro připojení těchto řídicích jednotek ke zmíněným diskovým pamětem.The aim of the solution is to create a simple circuit using an external shift register and ROM type memory, which can also perform the correct phase adjustment of the clock pulses relative to the data and the setting of the counter to the correct state so that the following data is correctly separated by bytes, as well as the correct resolution of data and clock pulses in data encoded in the DF method. The stated goal is achieved by connecting with a missing register, a decoder, a missing counter, a bit counter and a time source. The circuit can be used in control units for controlling disk memories, in particular disk memories with flexible magnetic disks or in adapters for connecting these control units to the aforementioned disk memories.

Description

Vynález se týká zapojení na identifikaci missingu v datech kódovaných způsobem DF a MFM u diskových pamětí.The invention relates to an engagement for identifying missing in data coded by the DF and MFM method of disk memories.

Data kódovaná oběma způsoby v sobě zahrnují data a hodinové impulsy. Při jejich čtení je třeba nalézt jejich začátek a rozlišit a zajistit správnou fázi hodinových impulsů vzhledem k datům. Jejich začátek je označen takzvaným missingovým bytem, to je bytem, který má definovaný obsah dat a vypuštěné definované hodinové impulsy.Data encoded in both ways includes data and clock pulses. When reading them, it is necessary to find their beginning and to distinguish and ensure the correct phase of the clock pulses with respect to the data. Their beginning is indicated by a so-called missing byte, that is, a byte that has a defined data content and omitted defined clock pulses.

Před missingovým bytem je zapsáno několik bytů s obsahem dat nula, které slouží ke správ němu nafázování čtených hodinových impulsů vzhledem ke čteným datům. Před těmito byty nul je zapsána mezera o několika bytech, která je při způsobu DF realizována byly nul nebo jedniček ve všech bitech a při způsobu MFM byty s obsahem 4E.Before the missing byte there are written several bytes containing the data zero, which is used to manage the phasing of the read hourly pulses with respect to the read data. These bytes of zeros are preceded by a space of several bytes which, in the DF method, were zeroes or ones in all bits and in the MFM method bytes containing 4E.

Známá zapojení na identifikaci missingu v datech kódovaných způsobem DF a MFM jsou poměrně složitá- a objemná, nebot obsahují poměrné množství hradel.Known missing identification schemes in DF and MFM encoded data are relatively complex and bulky since they contain a proportional number of gates.

Uvedené nevýhody odstraňuje zapojení na identifikaci missingu v datech kódovaných způsobem DF a MFM podle vynálezu, jehož podstatou je, že datový výstup registru missingu je připojen na hodinový vstup čítače missingu, missingový výstup registru missingu je připojen na missingový vstup dekodéru, jehož první missingový výstup je připojen na první missingový vstup čítače missingu a jehož druhý missingový výstup je připojen na druhý missingový vstup čítače missingu, blokovací výstup čítače missingu je připojen na třetí vstup třívstupového obvodu typu negace logického součinu a tvoří současně blokovací výstup zapojení, druhý datový vstup registru missingu tvoří současně datový vstup zapojení, kdežto jeho řídicí vstup tvoří současně první řídicí vstup zapojení, skupina datových vstupů dekodéru tvoří současně skupinu datových vstupů'zapojení, první vstup třívstupového obvodu typu negace logického součinu tvoří současně druhý řídicí vstup zapojení, kdežto jeho výstup je připojen na výběrový vstup dekodéru, nulovací vstup čítače missingu tvoří současně nulovací vstup zapojení, hodinový výstup čítače bitů je připojen na hodinový vstup registru missingu, kdežto jeho datový výstup je připojen na první datový vstup registru missingu, výběrový výstup časového zdroje je připojen na druhý vstup třívstupového obvodu typu negace logického součinu, kdežto jeho hodinový výstup na hodinový vstup čítače missingu.These disadvantages are eliminated by the circuitry for identifying missing in the DF and MFM encoded data according to the invention, which is based on the fact that the data output of the missing register is connected to the clock input of the missing counter, the missing output of the missing register is connected to the missing input of the decoder. connected to the first missing input of the missing counter and whose second missing output is connected to the second missing input of the missing counter, the blocking output of the missing counter is connected to the third input of the three input logic the wiring data input, while its control input simultaneously constitutes the first wiring control input, the decoder data input group simultaneously constitutes the wiring data input group, the first input of the three-input logic negation circuit the product is simultaneously the second wiring control input, while its output is connected to the decoder selection input, the missing counter reset input is also the wiring reset input, the bit counter clock output is connected to the missing register clock input, while its data output is connected to the first data input missing register, the time output selective output is connected to the second input of the three-input logic product negation circuit, while its clock output is to the clock input of the missing counter.

První nastavovací výstup dekodéru je připojen na první nulovací vstup registru missingu a na nastavovací vstup čítače bitů. Druhý nastavovací výstup dekodéru je připojen na vstup časového zdroje, jehož nulovací výstup je připojen na druhý nulovací vstup registru missingu. Výstup třívstupového obvodu typu negace logického součinu je dále připojen na nulovací vstup čítače bitů.The first setting output of the decoder is connected to the first resetting input of the missing register and the setting input of the bit counter. The second setting output of the decoder is connected to the input of the time source, whose reset output is connected to the second reset input of the missing register. The output of the 3-input logic product negation circuit is further connected to the reset input of the bit counter.

Výhodou zapojení podle vynálezu je jeho jednoduchost, potřeba malého množství součástek, pro rozlišení kombinací dat je využito vnějšího posuvného registru, který čtená data deserializuje a použiti paměti typu ROM, jež počet součástek značně snižuje.The advantage of the circuitry according to the invention is its simplicity, the need for a small number of components, an external shift register is used to distinguish the data combinations, which deserializes the read data and the use of ROM, which significantly reduces the number of components.

Další výhodou je, že paměti typu ROM lze využít ke správnému nastavení fáze hodinových impulsů vůči datům a pro nastavení čítače do správného stavu tak, aby následující data byla správně oddělována po bytech, k čemuž by jinak bylo zapotřebí dalších obvodů.Another advantage is that ROMs can be used to correctly set the phase of the clock pulses against the data and to set the counter to the correct state so that subsequent data is properly separated by bytes, which would otherwise require additional circuits.

Dále umožňuje správné rozlišeni datových a hodinových impulsů v datech kódovaných způsobem DF, rovněž bez potřeby dalších přídavných obvodů.Furthermore, it allows for correct resolution of the data and clock pulses in the DF-encoded data, also without the need for additional additional circuits.

Příklad zapojení na identifikaci missingu v datech kódovaných způsobem DF a MFM podle vynálezu je znázorněn v blokovém schématu na připojeném výkrese.An example of a circuit for identifying missing in data encoded by the DF and MFM method of the invention is shown in the block diagram of the attached drawing.

Datový výstup 011 registru 1. missingu pro signál CBCZ je připojen na hodinový vstup 41 čítače £ missingu. Missingový výstup 012 registru 2 missingu pro signál RM je připojen na missingový vstup 31 dekodéru 2' jehož první nastavovací výstup 031 pro signál LCBI je připojen na první nulovací vstup 11 registru 2 missingu a na nastavovací vstup- 61 čítače 6 bitů. Druhý nastavovací výstup 032 dekodéru 2 pro signál RDWI je připojen na vstup 51 časového zdroje 5.The data output 011 of the missing register 1 for the CBCZ signal is connected to the clock input 41 of the missing counter 8. The missing output 012 of the missing register 2 for the RM signal is coupled to the missing input 31 of the decoder 2 'whose first adjusting output 031 for the LCBI signal is connected to the first resetting input 11 of the missing register 2 and to the adjusting input 61 of the 6 bit counter. The second setting output 032 of the decoder 2 for the RDWI signal is connected to the input 51 of the time source 5.

První missingový výstup 033 dekodéru 2 pro signál A1M je připojen na první missingový vstup 42 čítače 2 missingu. Druhý missingový výstup 034 dekodéru 2 pro signál FM je připojen na druhý missingový vstup 43 čítače 2 missingu, jehož blokovací výstup 041 pro signál MOK je připojen na třetí vstup třívstupového obvodu 2 typu negace logického součinu a tvoří současně blokovací výstup 071 zapojení pro připojení na neznázorněný synchronizační obvod.The first missing output 033 of the decoder 2 for the A1M signal is connected to the first missing input 42 of the missing counter 2. The second missing output 034 of the decoder 2 for the FM signal is connected to the second missing input 43 of the missing counter 2, whose blocking output 041 for the MOK signal is connected to the third input of the three input logic product negation circuit 2. synchronization circuit.

Druhý datový vstup 14 registru 2 missingu pro signál STD tvoři současně první datový vstup 71 zapojení pro připojení na neznázorněný obvod čtených dat, kdežto jeho řídicí vstup 15 pro signál VO tvoří současně první řídicí vstup 82 zapojení pro připojení na neznázorněnou řídicí jednotku.The second data input 14 of the missing register 2 for the STD signal simultaneously forms the first wiring data input 71 for connection to the read data circuit (not shown), while its control input 15 for the VO signal simultaneously forms the first wiring control input 82 for connection to the control unit not shown.

Druhý až devátý datový vstup 32 až 39 dekodéru 2 pro signály DO až D7 tvoří současně druhý až devátý datový vstup 72 až 79 zapojení pro připojení na neznázorněný vnější osmibitový posuvný registr.The second to ninth data inputs 32 to 39 of the decoder 2 for the signals DO to D7 simultaneously constitute the second to ninth data inputs 72 to 79 of the circuit for connection to an external eight-bit shift register, not shown.

První vstup tříbitového obvodu 2 typu negace logického součinu pro signál RE tvoří současně druhý řídicí vstup 80 zapojení pro připojení na řídicí jednotku. Výstup třívstupového obvodu 2 typu negace logického součinu pro signál BROM je připojen na výběrový vstup 391 dekodéru 3 a na nulovací vstup 62 čítače 6 bitů.The first input of the 3-bit logic product negation type 2 for the RE signal simultaneously forms the second wiring control input 80 for connection to the control unit. The output of the 3-input logic-type negation circuit 2 for the BROM signal is connected to the selective input 391 of the decoder 3 and to the reset input 62 of the 6-bit counter.

Nulovací vstup 44 čítače 2 missingu pro signál SEEK tvoří současně nulovací vstup 81 zapojení pro připojení na řídicí jednotku. Hodinový výstup 061 čítače 6 bitů pro signál CL je připojen na hodinový vstup 16 registru 2 missingu, kdežto jeho datový výstup 062 pro signál CBC je připojen na první datový vstup 13 registru 2 missingu.The resetting input 44 of the missing counter 2 for the SEEK signal simultaneously forms the resetting input 81 of the wiring for connection to the control unit. The clock output 061 of the 6-bit counter for the CL signal is connected to the clock input 16 of the missing register 2, while its data output 062 for the CBC signal is connected to the first data input 13 of the missing register 2.

Nulovací výstup 051 časového zdroje 2 P^ro signál RDW je připojen na druhý nulovací vstup 12 registru 2 missingu, kdežto jeho výběrový výstup 052 pro signál QC je připojen na druhý vstup třívstupového obvodu 2_ typu negace logického součinu a jeho hodinový výstup 053 pro signál QA je připojen na hodinový vstup 45 čítače 2 missingu.The reset output 051 time source 2 P ^ro signal RDW is connected to the second reset input 12 of the register 2 Missing, while the selective output 052 for signal QC is connected to the second input třívstupového circuit 2_ type of negation logical product and its clock output 053 for signal QA is connected to clock input 45 of missing counter 2.

Jako dekodéru 2 l^ze použít s výhodou paměti typu ROM. Zapojení pracuje i pří jiném počtu bitů zpracovávaných dat. Signál STD jsou čtená sériová data, která jsou přivedena na vstup 14 registru 2 missingu.Decoder 2 l ^of memory used is preferably a ROM. The circuit works also with different number of bits of processed data. The STD signal is the read serial data that is input to the missing register input 14.

Činnost zapojení podle vynálezu lze rozdělit na dvě části, a sice na identifikaci missingu v datech kódovaných způsobem DF a na identifikaci missingu v datech kódovaných způsobem MFM.The circuitry of the present invention can be divided into two parts, namely, identifying missing in DF encoded data and identifying missing in MFM encoded data.

Signálem VO se určí, zda bude probíhat identifikace missingu v datech kódovaných způsobem DF nebo způsobem MFM. V prvním případě má signál hladinu L a v druhém Η. V obou případech je zajištěno, aby proces identifikace začínal klidovým stavem, který je určen hladinou L signálu SEEK a hladinou H signálu MOK a přechodem z hladiny L na H signálu RE.The VO signal determines whether missing identification will occur in the data encoded by the DF method or the MFM method. In the first case the signal has the level L and in the second the Η. In both cases, it is ensured that the identification process begins with a quiescent state, which is determined by the L level of the SEEK signal and the H level of the MOK signal, and the transition from the L level to the H signal RE.

V obou způsobech identifikace se sériová data, čtená z disku posouvají v osmibitovém posuvném registru, jehož výstupní signály DO až D7 jsou připojeny na vstupy dekodéru 2 realizovaného pamětí typu ROM, každou sestupnou hranou hodinových impulsů signálu CL a v registru 2 missingu každou nástupnou hranou hodinových impulsů signálu CL.In both methods of identification, the serial data read from the disk is shifted in an 8-bit shift register whose output signals DO to D7 are connected to the inputs of the decoder 2 of realized ROM type, by each falling edge of the clock pulse of CL signal and pulses of CL signal.

Je-li identifikován missing v datech kódovaných způsobem DF, pak osmibitovým posuvným registrem se posouvají společně s daty i hodinové impulsy tak, že jeden bit osmibitového posuvného registru je vyhrazen hodinovému impulsu DF a druhý bit obsahu dat.If the missing in the DF-encoded data is identified, the 8-bit shift register shifts the clock pulses together with the data so that one bit of the 8-bit shift register is dedicated to the DF clock pulse and the other bit of data content.

Aby nevznikaly v okamžicích změn dat při jejich posuvu osmibitovým posuvným registrem a registrem 1. missingu parazitní impulsy na výstupech dekodéru 2, í^e dekodér 2 aktivován jen mimo tyto změny hladinou H impulsů signálu BROM, který je vytvořen na výstupu třívstupového obvodu 2 typu negace logického součinu, jehož vstupům jsou přiváděny statické signály RE a MOK a impulsy signálu QC , které jsou synchronizovány s hodinovými impulsy signálu CL.To avoid changes in the moments when they are moving data, eight-bit shift register and register 1. Missing parasitic pulses output by the decoder 2, i ^e the decoder 2 is activated only beyond this level change pulse signal H bromine which is produced at the output of the circuit 2 třívstupového type logical negation a product whose inputs are supplied with static signals RE and MOK and pulses of signal QC, which are synchronized with clock pulses of signal CL.

Dekodér 2 í^e mimo funkci identifikace missingu vyřazen z činnosti také hladinou L signálu RE, to je v době, kdy není čtení dat, nebo hladinou L signálu MOK, to je v době, kdy je vyhledáván a identifikován missing a další vyhledávání neprobíhá.Decoder 2 s ^e beyond identification function Missing closed as well as the level L signal RE, this is the time when not reading data, or signal level L MOK, this is at a time when it is looking for and identifying missing and another search is taking place.

Výstupní signály dekodéru 2' to j® LCBI, RDWI, AlM a FM, mají v neaktivním stavu dekodéru 2 hladinu H. Signál BROM může být využit i v obvodech, které zajišiují rozlišení datových a hodinových impulsů v datech kódovaných způsobem DF.The decoder output signals 2 'to LCBI, RDWI, AlM and FM have an H level in the inactive state of the decoder 2. The BROM signal can also be used in circuits that provide data and clock pulse resolution in DF encoded data.

Při identifikaci missingu v datech kódovaných způsobem DF i MFM mohou nastat na,začátku identifikace dva případy a to, že čtená data, posouvaná osmibitovým posuvným registrem jsou správná nebo opačné fáze vůči hodinovým impulsům signálu CL.When identifying missing in both DF and MFM encoded data, there may be two instances at the beginning of the identification and that the read data shifted by the 8-bit shift register is the correct or opposite phase to the clock pulses of the CL signal.

Jsou-li hodinové impulsy signálu CL v opačné fázi vůči datům, potom po přečtení pěti po sobě následujících jedniček, které by se při správné fázi dekodéru 2 a dat četly jako pět nul, je generován výstupní impuls signálu RDWI, který v časovém zdroji zajistí změnu fáze hodinových impulsů o 180° v době, kdy má impuls signálu CL hladinu L.If the clock pulses of the CL signal are in the opposite phase to the data, then after reading five consecutive ones that would read as five zeros with the correct phase of the decoder and data, an output pulse of the RDWI signal is generated, which ensures a change in time phase of the clock pulse by 180 ° at the time when the signal pulse CL is level L.

Z časového zdroje 5 se signál RDWI po úpravě vrací do registru 2 missingu pod označením ŘĎW, kde způsobí změnu hladiny signálu RM z H na L. Tato změna způsobí konec generování výstupního signálu RDWI.From time source 5, the RDWI signal after modification is returned to the missing register 2 under the designation ŘW, where it causes the RM signal level to change from H to L. This change causes the RDWI output signal to be generated.

Generování signálu RDWI je podmíněno hladinou H signálu RM, která je dosažena sekvenčním postupem při čtení tří po sobě jdoucích jedniček. Jsou-li hodinové impulsy signálu CL ve správné fázi vůči datům, pak v datech před missingovým bitem nedojde ke změně fáze hodinových impulsů.The RDWI signal generation is conditioned by the level of the H signal RM, which is achieved by a sequential reading procedure of three consecutive ones. If the clock pulses of the CL signal are in the correct phase with respect to the data, then the phase before the missing bit does not change the phase of the clock pulses.

Jsou-li data ve správné fázi vůči datům v době čtení několika bytů datových nul před missingovým bytem, potom řídicí jednotka, která několik bytů nul převzala, změní hladinu signálu SEEK z L na H a uvolní tak čítač 4 missingu k činnosti.If the data is in the correct phase with respect to the data at the time of reading several bytes of data zeros before the missing byte, then the controller that has received several bytes of zeros changes the SEEK signal level from L to H and releases the missing counter 4 to operate.

Hladina L signálu SEEK nuluje čítač 2 missingu. Po přečtení několika prvních bitů missingového bytu vznikne na datových vstupech signálů DO až D7 a missingovém vstupu signálu RM dekodéru 2 definovaná kombinace dat, která je různá ve způsobu kódování DF a MFM, ale obě kombinace v dekodéru 2 způsobí přechod hladiny H na hladinu L signálu LCBI.Level L of the SEEK signal resets the missing counter 2. After reading the first few bits of the missing byte, a defined combination of data is created on the data inputs of signals DO to D7 and the missing signal input of RM decoder 2, which is different in the DF and MFM coding method. LCBI.

Tato změna hladiny signálu LCBI způsobí změnu hladiny z H na L signálu RM a tato změna zase zpětně způsobí opačnou změnu hladin, to je z L na H signálu LCBI. Úzký impuls signálu LCBI nastaví čítač 2 bitů do správného stavu tak, aby následující data byla správné oddělována po bytech.This change in the LCBI signal level causes a change in the level from the H to the L signal RM, and this change in turn causes a reverse change in the levels, i.e. from the L to H of the LCBI signal. The narrow pulse of the LCBI signal sets the 2-bit counter to the correct state so that subsequent data is correctly separated by bytes.

Současně správné nastavení čítače 2 bitů pro správnou identifikaci missingového bytu tak, že výstupní impulsy signálu CBC z čítače 6 bitů se používají v obvodech identifikace missingu ke kontrole polohy missingu v datech.At the same time, the correct setting of the 2-bit counter to correctly identify the missing byte so that the CBC signal output pulses from the 6-bit counter are used in missing identification circuits to check the missing position in the data.

Impulsy signálu CBC se v registru 1 missingu zpoždují na signál CBCZ synchronně s přechodem hladiny L na H impulsů signálu CL. Je-li v signálech DO až D7 a RM taková kombinace dat, že souhlasí s missingovým bytem dat kódovaných způsobem DF, pak na výstupu signálu FM vznikne impuls, to je přechod hladiny z H na L a naopak.The CBC signal pulses in the missing register 1 are delayed to the CBCZ signal synchronously with the transition of the L level to the H of the CL signal pulses. If there is such a combination of data in the signals DO through D7 and RM that it matches the missing byte of the DF encoded data, then an impulse is generated at the output of the FM signal, that is, a level transition from H to L and vice versa.

Tento, impuls je v čítači missingu opožděn synchronně s přechodem hladiny L na H sig5 253176 nálu QA a pokud v době trvání tohoto opožděného impulsu přijde změna hladiny H na L signálu CBCZ, pak čítač 4 missingu vyhodnotí tento stav tak, že se našel missingový byte ve správné poloze a zajistí přechod hladiny H na L signálu MOK.This, the pulse in the missing counter is delayed synchronously with the transition of the L level to H sig5 253176 of the QA, and if during the time of this delayed pulse the H level changes to the CBCZ signal, then the missing counter 4 evaluates this condition in the correct position and ensure the transition of the H level to the L signal of the MOK.

Tento přechod hladiny signálu MOK informuje řídicí jednotku, že missingový byte je identifikován. Je-li v signálech DO až D7 a RM taková kombinace dat, že souhlasí s missingovým bytem dat kódovaných způsobem MFM, pak na výstupním signálu A1M vznikne impuls.This MOK signal level transition informs the controller that the missing byte is identified. If there is such a combination of data in the signals D0 to D7 and RM that it matches the missing byte of data coded by the MFM method, then an output pulse is generated at the output signal A1M.

Tento impuls je v čítači £ missingu opožděn stejně jako u dat kódovaných způsobem PF, to je synchronně se signálem QA. Pokud v době trvání tohoto opožděného impulsu přijde změna hladiny H na L signálu CBCZ, pak čítač £ missingu zaregistruje, že se identifikoval jeden missingový byte.This pulse is delayed in the missing counter as is the case with the data coded by the PF method, i.e. synchronously with the QA signal. If, during the delay time, the H-level change occurs on the L CBCZ signal, then the Missing Counter 8 registers that one missing byte has been identified.

Jsou-li tímto způsobem identifikovány tři těsně za sebou následující stejné missingové byty, jsou čítačem 4_ missingu čítány a po identifikaci třetího správného missingového bytu zajištuje čítač _4 missingu přechod hladiny H na L signálu MOK. Tento přechod hladiny signálu MOK informuje řídicí jednotku, že tři missingové byty jsou identifikovány a tím je nalezen začátek bloku adresy nebo dat, která se mohou číst.If three identical consecutive missing bytes are identified in this manner, they are counted by the missing counter 4, and after identifying the third correct missing byte, the missing counter 4 provides the transition of the H level to the L signal of the MOK. This MOK signal level transition informs the controller that the three missing bytes are identified and thus finds the beginning of the address block or data that can be read.

Pokud byla identifikace missingových bytů náhodná, to je nesouhlasí-li poloha missingových bytů se signálem CBCZ, pak je Čítač £ missingu uveden automaticky do výchozího stavu, to je, že je znulován a řídicí jednotka je informována prostřednictvím hladiny H signálu MOK, že missingový byte nebyl zatím nalezen.If the missing byte identification was random, that is, if the missing byte position does not match the CBCZ signal, then the Missing Counter is reset automatically, that is, it is reset and the control unit is informed via the MOK signal level H that the missing byte not found yet.

Proces vyhledávání a identifikace missingu probíhá trvale po dobu čtení dat až do vyhledání skutečného missingového bytu. Pro správné nastavení fáze hodinových impulsů, to je signálu CL vůči datům, lze využít signálu RDWI a pro nastavení čítače £ bitů do správného stavu tak, aby byla následující data správně oddělována po bytech, signálu LCBI, což by jinak muselo být prováděno v dalších neznázorněných obvodech.The process of searching and identifying the missing is carried out continuously for as long as the data is read until the actual missing apartment is found. The RDWI signal can be used to correctly set the clock phase, i.e. the CL signal to the data, and the bits counter can be set to the correct state so that the following data is correctly separated by bytes, the LCBI signal, which would otherwise have to be performed in other not shown circuits.

Rovněž pro správné rozlišení datových a hodinových impulsů v datech kódovaných způsobem DF lze využít signálu BROM, k čemuž by muselo být použito rovněž dalších neznázorněných obvodů.Also, to correctly distinguish data and clock pulses in data encoded by the DF method, a BROM signal may be used, for which other circuits (not shown) would also have to be used.

Zapojení podle vynálezu lze použít v řídicích jednotkách pro řízení diskových pamětí, zejména diskových pamětí s pružnými magnetickými disky nebo v adaptorech pro připojení těchto řídicích jednotek ke zmíněným diskovým pamětem.The circuitry according to the invention can be used in control units for controlling disk memories, in particular disk memories with flexible magnetic disks or in adapters for connecting these control units to said disk memories.

PŘEDMĚT VYNÁLEZUSUBJECT OF THE INVENTION

Claims

SUBJECT OF THE INVENTION

Missing identification wiring in data characterized in that the data output (011) of the missing register (1) is connected to the clock input (41) of the missing counter (4), the missing output (012) of the missing register (1) is connected to the missing an input (31) of a decoder (3) whose first missing output (033) is connected to a first missing input (42) of the missing counter (4) and whose second missing output (034) is connected to a second missing input (43) of the counter (4) missing, the blocking output (041) of the missing counter (4) is connected to the third input of the three-input circuit (2) of the logic product type and simultaneously forms the blocking output (071) of the wiring, the second data input (14) of the missing register (1) the wiring data input (71), while its control input (15) simultaneously constitutes the first wiring control input (82), the group of data inputs (32 to 39) of the decoder (3) simultaneously forming the group of wiring data inputs (72 to 79), the first input of the three input logic product type (2) is simultaneously the second control input (80) of the circuit, while its output is connected to the selective input (391) of the decoder (3), the reset input (44) of the missing counter (4) the input (81) of the wiring, the clock output (061) of the bit counter (6) is connected to the clock input (16) of the missin gu register (1), while its data output (062) is connected to the first data input (13) of the register (1) missing, the selective output (052) of the time source (5) is connected to the second input of the three-input logic product type (2), while its clock output (053) is to the clock input (45) of the missing counter (4).

Wiring according to claim 1, characterized in that the first setting output (031) of the decoder (3) is connected to the first resetting input (11) of the missing register (1) and to the setting input (61) of the bit counter (6).

Connection according to claim 1 or 2, characterized in that the second adjustment output (032) of the decoder (3) is connected to the input (51) of the time source (5), whose reset output (051) is connected to the second reset input (12). ) of the missing register (1).

The circuit according to claim 1, 2 or 3, characterized in that the output of the three-input logic product negation type (2) is further connected to the reset input (62) of the bit counter (6).

1 drawing