CS253217B1

CS253217B1 - Connection of computational blocks to control microcomputer with possibility of external access to their operating memories

Info

Publication number: CS253217B1
Application number: CS85270A
Authority: CS
Inventors: Miroslav Veverka; Pavel Studenovsky
Original assignee: Miroslav Veverka; Pavel Studenovsky
Priority date: 1985-01-14
Filing date: 1985-01-14
Publication date: 1987-10-15
Also published as: CS27085A1

Abstract

Zapojení výpočetních bloků k řídicímu mikropočítači s možností externího přístupu do jejich operačních pamětí, které spočívá v tom, že procesor řídicího mikropočítače je připojen přes centrální sběrnice adres a dat a první sběrnici řídicích signálů k řadiči externích pamětí a přes centrální sběrnici dat k řadiči dat opatřenému vnějším vstupem a výstupem dat a spojenému druhou sběrnicí řídicích signálů s řadičem externích pamětí a dále jsou přes společnou externí sběrnici adres, čtvrtou sběrnici, pátou sběrnici a šestou sběrnici řídicích signálů k řadiči externích pamětí a přes samostatné sekundární sběrnice dat a třetí sběrnici řídicích signálů k řadiči dat paralelně připojeny nejméně dva výpočetní bloky.Connection of computing blocks to a control microcomputer with the possibility of external access to their operational memories, which consists in the fact that the processor of the control microcomputer is connected via the central address and data buses and the first control signal bus to the external memory controller and via the central data bus to the data controller provided with an external data input and output and connected via the second control signal bus to the external memory controller and further, at least two computing blocks are connected in parallel via the common external address bus, the fourth bus, the fifth bus and the sixth control signal bus to the external memory controller and via separate secondary data buses and the third control signal bus to the data controller.

Description

Vynález se týká zapojení výpočetních bloků k řídicímu mikropočítači s možnosti externího přístupu do jejich operačních pamětí.The invention relates to the connection of computing blocks to a control microcomputer with the possibility of external access to their operating memories.

Známé 8bitové mikroprocesory mají přímý rozsah operační paměti do 64 K 8bitových znaků byte s rychlostí přístupu omezenou možnostmi použitých součástek. Jejich parametry a základní frekvence procesoru omezují i.rychlost provádění instrukcí a tak i výslednou rychlost výpočtu.Known 8-bit microprocessors have a direct memory range of up to 64K 8-bit byte characters with access speed limited by the capabilities of the components used. Their parameters and the base frequency of the processor limit the i.e. execution speed of the instructions and thus the resulting calculation speed.

Výše uvedená omezení mikroprocesorů v mikropočítačových systémech odstraňuje zapojení výpočetních bloků k řídicímu mikropočítači s možností externího přístupu do jejich operačních pamětí podle vynálezu, jehož podstata spočívá v tom, že procesor řídicího mikropočítače je připojen přes centrální sběrnice adres a dat a první sběrnici řídicích signálů k řadiči externích pamětí a přes centrální sběrnici dat k řadiči dat opatřenému vnějším vstupem a výstupem dat a spojenému druhou sběrnicí řídicích signálů s řadičem externích pamětí a dále jsou přes společnou externí sběrnici adres, čtvrtou sběrnici, pátou sběrnici a šestou sběrnici řídicích signálů k řadiči externích pamětí a přes samostatné sekundární sběrnice dat a třetí sběrnici řídicích signálů k řadiči dat paralelně připojeny nejméně dva výpočetní bloky, přičemž výpočetní blok je tvořen lokálním procesorem, registrem - generátorem adres, přepínačem adres, oboustranným přepínačem dat a blokem lokální paměti, jehož adresní sběrnice je přes přepínač adres připojena bud k lokálnímu procesoru nebo k registru - generátoru adres, jehož datová sběrnice je přes oboustranný přepínač dat připojena bu3 k lokálnímu procesoru nebo samostatnou sekundární sběrnicí dat k řadiči dat, ke kterému je blok lokální paměti trvale připojen třetí sběrnicí řídicích signálů, k lokálnímu procesoru sedmou sběrnicí řídicích signálů, která je rovněž připojena k přepínačům adres a dat a přes pátou sběrnici řídicích signálů k řadiči externích pamětí, který je přes šestou sběrnici řídicích signálů připojen k lokálnímu procesoru a přes čtvrtou sběrnici řídicích signálů k registru - generátoru adres, na jehož vstup je připojena společná externí sběrnice adres.The foregoing microprocessor constraints in microcomputer systems eliminate the connection of computing blocks to a control microcomputer with external access to their operating memories according to the invention, which is characterized in that the control microcomputer processor is connected via central address and data buses and a first control signal bus to the controller. external memory and via a central data bus to an external data input and output controller and connected by a second control signal bus to an external memory controller and via a common external address bus, a fourth bus, a fifth bus and a sixth control signal bus to an external memory controller; At least two calculation blocks are connected in parallel via separate secondary data buses and a third control signal bus to the data controller, the calculation block consisting of a local process sorem, register - address generator, address switch, two-way data switch and local memory block whose address bus is connected via the address switch either to the local processor or to the register - address generator whose data bus is connected via bu3 to the local processor or a separate secondary data bus to a data controller to which the local memory block is permanently connected by a third control signal bus, to the local processor by a seventh control signal bus which is also connected to address and data switches and via a fifth control signal bus to an external memory controller, which is connected to the local processor via the sixth bus of the control signals and via the fourth bus of the control signals to the register - address generator, to which a common external address bus is connected.

Výhody zapojení podle vynálezu spočívají v tom, že přímým přístupem centrálního, tj. řídicího procesoru k pamětem připojených lokálních procesorů se zvyšuje celková kapacita operační paměti, která v případě připojení 16 výpočetních bloků dosahuje objemu 1 Mbyte. Obsazením lokálních pamětí vhodně zvolenými programy lze několikanásobně zvýšit výpočetní výkon celého zapojení v důsledku paralelního provádění těchto programů lokálními procesory.The advantages of the circuitry according to the invention are that the direct access of the central processor, i.e. the control processor, to the memories of the connected local processors increases the total capacity of the operating memory, which in case of connection of 16 computing blocks reaches 1 Mbyte. By using local memory by suitably chosen programs, the computing power of the whole connection can be increased several times due to parallel execution of these programs by local processors.

S použitím fázově posunutých cyklů všech připojených lokálních pamětí v režimu blokového přenosu dat lze přijímat mebo vysílat data v případě připojení 16 výpočetních bloků rychlostí 10 Mbyte/sec a tak řešit řadu úloh vyžadujících zpracování dat v reálném čase. Paralelní připojení výpočetních bloků s uvážením uvedených výhod nabývá parametrů srovnatelných s parametry základní jednotky středně velkých dnes běžně používaných výpočetních systémů avšak s menšími nároky na prostor a příkon elektrické energie. Efektivní využití nabízených výhod však v převážné míře záleží na použitém programovém vybavení a klade zvýšené nároky na jeho přípravu a provedení.Using phase-shifted cycles of all attached local memories in block data transfer mode, data can be received or transmitted when 16 computing blocks are connected at 10 Mbyte / sec to solve a number of real-time data processing tasks. Parallel connection of the computing blocks taking into account the above mentioned advantages takes parameters comparable to the parameters of the basic unit of the medium-sized currently used computing systems, but with less space and power consumption. However, the effective use of the benefits offered depends largely on the software used and places increased demands on its preparation and execution.

Příklad zapojení podle vynálezu je znázorněn na připojených výkresech, kde na obr. 1 je příklad připojení n počtu výpočetních bloků k řídicímu mikropočítači a na obr. 2 je zapojení jednoho výpočetního bloku.An example of a wiring according to the invention is shown in the accompanying drawings, in which Fig. 1 shows an example of the connection of n number of calculation blocks to a control microcomputer, and Fig. 2 shows the connection of one calculation block.

Zapojení výpočetních bloků k řídicímu mikropočítači s možností externího přístupu do jejich operačních pamětí podle obr. 1 spočívá v tom, že procesor 2 řídicího mikropočítače je připojen přes centrální sběrnice 2 a 3 adres a dat a první sběrnici 2 řídicích signálů k řadiči 2 externích pamětí a přes centrální sběrnici 2 dat k řadiči 2 dat opatřenému vnějším vstupem 22 a výstupem 23 dat a spojenému druhou sběrnicí 2 řídicích signálů s řadičem 4 externích pamětí a dále jsou přes společnou externí sběrnici 2 adres, čtvrtou sběrnici 11., pátou sběrnici 12 a šestou sběrnici 13 řídicích signálů k řadiči jl externích pamětí a přes samostatné sekundární sběrnice 9 dat a třetí sběrnici 10 řídicích signálů k řadiči 2 dat paralelně připojeny nejméně dva výpočetní bloky 24, s výhodou 16.The connection of the computing blocks to the control microcomputer with external access to their operating memories according to Fig. 1 consists in that the control microcomputer processor 2 is connected via the central address and data buses 2 and 3 and the first control signal bus 2 to the external memory controller 2 and via a central data bus 2 to a data controller 2 provided with an external input 22 and a data output 23 and connected by a second bus 2 of control signals to an external memory controller 4 and further via a common external bus 2 addressing, a fourth bus 11, a fifth bus 12 and a sixth bus At least two calculation blocks 24, preferably 16, are connected in parallel to the data controller 2 via a separate secondary data bus 9 and a third control signal bus 10 to the data controller 2, respectively.

Na obr, 2 výpočetní blok 24 tvoří lokální procesor 14, registr-generátor 21 adres, přepínač 17 adres, oboustranný přepínač 16 dat a blok 20 lokální paměti, jehož adresní sběrnice 18 je přes přepínač 17 adres připojena bud k lokálnímu procesoru 14 nebo k registru - generátoru 21 adres, jehož datová sběrnice 19 je přes oboustranný přepínač 16 dat připojena bud k lokálnímu procesoru 14 nebo samostatnou sekundární sběrnicí j) dat, k řadiči 6 dat, ke kterému je blok 20 lokální paměti trvale připojen třetí sběrnicí 10 řídicích signálů, k lokálnímu procesoru 14 sedmou sběrnicí 15 řídicích signálů, která je rovněž připojena k přepínači 17 adres a oboustrannému přepínači 16 dat a přes pátou sběrnici 12 řídicích . signálů k řadiči 2 externích paměti, který je přes šestou sběrnici 13 řídicích signálů připojen k lokálnímu procesoru 14 a přes čtvrtou sběrnici 11 řídicích signálů k registru - generátoru 21 adres na jehož vstup je připojena společná externí sběrnice 2 adres.In Fig. 2, the computing block 24 comprises a local processor 14, a register-address generator 21, an address switch 17, a two-way data switch 16, and a local memory block 20 whose address bus 18 is connected via the address switch 17 to either the local processor 14 or the register. an address generator 21 whose data bus 19 is connected via a two-way data switch 16 either to a local processor 14 or a separate secondary data bus 6 to a data controller 6 to which the local memory block 20 is permanently connected by a third bus 10 of control signals; to the local processor 14 by the seventh control signal bus 15, which is also connected to the address switch 17 and the two-way data switch 16, and via the fifth control bus 12. signals to the external memory controller 2, which is connected to the local processor 14 via the sixth control signal bus 13 and to the address register generator 21 via the fourth control signal bus 11, to which a common external address bus 2 is connected.

Funkce zapojení podle vynálezu je následující: centrální procesor 2 řídicího mikropočítače přes centrální sběrnici 2 adres, centrální sběrnici 2 dat a první sběrnici T_ řídicích signálů ovládá řadič 4 externích pamětí jako jedno ze svých vnějších zařízení. K centrální sběrnici 2 dat je dále připojen řadič 2 dat, který je přes druhou sběrnici 2 řídicích signálů ovládán z řadiče _4 externích pamětí. Pokud řadič 2 externích paměti není centrálním procesorem 2 aktivován (autonomní režim) jsou činnosti centrálního procesoru 2 ^a lokálních procesorů 14 zcela nezávislé. V autonomním režimu je lokální procesor 14 připojen přes přepínač 17 adres a oboustranný přepínač 16 dat k adresní sběrnici 18 a datové sběrnici 19 bloku lokální paměti 20, který používá při plnění svého programu.The connection function according to the invention is as follows: the central processor 2 of the control microcomputer via the central address bus 2, the central data bus 2 and the first control signal bus T control the external memory controller 4 as one of its external devices. Further connected to the central data bus 2 is a data controller 2 which is controlled from the external memory controller 4 via the second control signal bus 2. If the external memory controller 2 is not activated by the central processor 2 (autonomous mode), the operations of the central processor 2 ^{and the} local processors 14 are completely independent. In autonomous mode, the local processor 14 is connected via the address switch 17 and the two-sided data switch 16 to the address bus 18 and the data bus 19 of the local memory block 20 it uses to load its program.

V případě externího přístupu do lokální paměti je vybraný lokální procesor 14 od řadiče 2 externích pamětí zablokován příslušným řídicím signálem po šesté sběrnici 13 řídicích signálů a jeho výstupní řídicí signál po sedmé sběrnici 15 řídicích signálů ovládá přepínač 17 adres, oboustranný přepínač 16 dat a blok lokální paměti 20 tak, že tento blok svojí adresní sběrnicí 18 je připojen k registru - generátoru 21 adres a datovou sběrnicí 19 připojen přes samostatnou sekundární sběrnici 2 dat k řadiči 2 dat. Současně s blokovacím signálem do vybraného lokálního procesoru generuje řadič 4_ externích pamětí po páté sběrnici 12 řídicích signálů příslušné řídicí signály pro blok lokální paměti 20 při požadavku centrálního procesoru 2 na přístup do lokální paměti. Synchronizace přenosu dat lokální paměti s řadičem 2 dat. je zajištěna kontrolními signály po třetí sběrnici 10 řídicích signálů a s centrálním procesorem 2 P^ak kontrolními signály po první sběrnici T_ a druhé sběrnici 2 řídicích signálů prostřednictvím řadiče 2 externích pamětí.In the case of external access to the local memory, the selected local processor 14 from the external memory controller 2 is blocked by the respective control signal via the sixth control signal bus 13 and its output control signal via the seventh control signal bus 15 controls the address switch 17, the two-way data switch 16 and the local block memory 20 such that this block with its address bus 18 is connected to the register-address generator 21 and the data bus 19 connected via a separate secondary data bus 2 to the data controller 2. Simultaneously with the blocking signal to the selected local processor, the external memory controller 4 generates, after the fifth control signal bus 12, the corresponding control signals for the local memory block 20 upon request of the central processor 2 to access the local memory. Synchronization of local memory data transfer with data controller 2. it is provided by control signals over the third control signal bus 10 and with the central processor 2P ^and to control signals over the first control bus T and the second control signal bus 2 via the external memory controller 2.

Externí sběrnice 2 adres je společná pro všechny připojené výpočetní bloky 24 a v podstatě je identická s centrální sběrnicí 2_ adres. Některé bity jsou generovány řadičem 4_ externích pamětí tak, aby bylo možné programově zvolit přiřazeni fyzické adresy stránky lokální paměti vybraného výpočetního bloku 24 logické adrese použité v programu centrálního procesoru 2·The external address bus 2 is common to all connected computing blocks 24 and is substantially identical to the central address bus 2. Some bits are generated by the external memory controller 4 so that it is possible to programmatically select the physical memory page assignment of the local memory of the selected computing block 24 to the logical address used in the central processor program.

Ke společné externí sběrnici 2 adres jsou připojeny registry - generátory adres 21 jednotlivých připojených výpočetních bloků 24 a jsou ovládány řídicími signály čtvrté sběrnice 11 řídicích signálů řadiče 4 externích pamětí a umožňují dva režimy externího přístupu do bloku lokálních pamětí 20 výpočetních bloků 22· Jednak je to externí přístup centrálního procesoru i do libovolné adresy bloku lokální paměti 20 programově zvoleného výpočetního bloku 24 a pak příslušný registr - generátor 21 adres propouští aktuální adresu ze společné externí sběrnice 5 adres přes přepínač 17 adres na adresní sběrnici 18 bloku lokální paměti 20 a nebo rychlý blokový přenos dat přes vnější vstup 22 nebo vnější výstup 23 řadiče 6 dat a pak registry - generátory 21 a bloky lokálních pamětí 20 všech připojených výpočetních bloků 24 řízené pomocí čtvrté sběrnice 11 a dále sběrnice 12 řídicích signálů generují určitou posloupnost adres a pamětový cyklus ve fázovém posuvu tak, že řadič 2 dat řízený pomocí druhé sběrnice 2 řídicích signálů cyklicky přepíná vnější vstup 22 nebo vnější výstup 22 v příslušné fázi na samostatné sekundární sběrnice 2 jednotlivých výpočetních bloků 24.Registers - address generators 21 of the individual connected computing blocks 24 are connected to the common external address bus 2 and are controlled by the fourth bus control signals 11 of the external memory controller 4 control signals and allow two external access modes to the local memory block 20 of the computing blocks 22 external access of the central processor i to any address of the local memory block 20 of the programmed computational block 24 and then the respective address register generator 21 transmits the current address from the common external address bus 5 via the address switch 17 on the address bus 18 of the local memory block 20 or fast block data transmission via external input 22 or external output 23 of data controller 6 and then registers - generators 21 and local memory blocks 20 of all connected computing blocks 24 controlled by the fourth bus 11 and then the control bus 12 h of the signals generate a certain sequence of addresses and a phase shift memory cycle such that the data controller 2 controlled by the second control signal bus 2 cyclically switches the external input 22 or the external output 22 in the respective phase to separate secondary buses 2 of the individual computing blocks 24.

Tim je dosaženo znásobení frekvence přenosu dat počtem připojených výpočetních bloků, která tak není omezena délkou pamětového cyklu bloku lokální paměti 20 ale rychlostí obvodů použitých k realizaci řadiče 2 dat a řadiče 2 externích pamětí.This results in a multiplication of the data transmission rate by the number of connected computing blocks, which is thus not limited by the memory cycle length of the local memory block 20 but by the speed of the circuits used to realize the data controller 2 and the external memory controller 2.

Zapojení podle vynálezu se dá použít všude tam, kde je zapotřebí k počítačovému zpracování informací větší operační pamět a vyšší výpočetní výkon než dovolují běžné mikropočítačové systémy a tam, kde je zapotřebí přijmout nebo vyslat větší objem dat s vysokou rychlostí v reálném čase, např. při digitalizaci nebo zobrazení grafických informací. Zapojení podle vynálezu s 16 výpočetními bloky dává uživateli k dispozici 1 Mbyte externí operační paměti s 16 paralelně pracujícími mikroprocesory a možnost přenosu dat s rychlostí 10 Mbyte/sec.The wiring according to the invention can be used wherever more computer memory and higher processing power are required for computing information than conventional microcomputer systems allow and where larger amounts of high-speed, real-time data need to be received or transmitted, e.g. digitizing or displaying graphical information. The 16-block circuitry of the present invention provides the user with 1 Mbyte of external memory with 16 parallel microprocessors and a data transfer rate of 10 Mbyte / sec.

PŘEDMĚT VYNÁLEZUSUBJECT OF THE INVENTION

Claims

SUBJECT OF THE INVENTION

Connection of computing blocks to a control microcomputer with external access to their operating memories, characterized in that the control microcomputer processor (1) is connected via a central address and data bus (2, 3) and a first control signal bus (7) to a controller (1). 4) external memories and via a central data bus (3) to a data controller (6) provided with an external input (22) and data output (23) and connected by a second bus (8) of control signals to the external memory controller (4); a common external address bus (5), a fourth bus (11), a fifth bus (12) and a sixth bus (13) of control signals to the external memory controller (4) and via separate secondary data bus (9) and third bus (10) at least two computing blocks (24) are connected in parallel to the data controller (6), the computing block (24) consisting of a local processor (14), a register - an address generator (21), an address switch (18), a two-way data switch (16), and a local memory block (20) whose address bus (18) is connected to the local processor (14) or via the address switch (17) the address generator (21) and whose data bus (19) is connected via a two-way data switch (17) to either the local processor (14) or a separate secondary data bus (9) to the data controller (6) to which the block ( 20) local memory permanently connected by the third control signal bus (10), to the local processor (14) by the seventh control signal bus (15), which is also connected to the address and data switch (17, 16) and via the fifth control bus (12) signals to an external memory controller (4) which is connected to a local processor (14) via a sixth control signal bus (13) and via a fourth control signal bus (11) to an address register (21) on which it enters p, a common external address bus (5) is connected.