CS254394B1

CS254394B1 - Fast decimal counter

Info

Publication number: CS254394B1
Application number: CS856940A
Authority: CS
Inventors: Vitek Musil
Original assignee: Vitek Musil
Priority date: 1985-09-28
Filing date: 1985-09-28
Publication date: 1988-01-15
Also published as: CS694085A1

Abstract

Účelem zapojení je zkrácení doby zpoždění signálu průchodem klopnými obvody a hradly proti dosud známým desítkovým čítačům a tím zvýšení maximálního čítaného kmitočtu signálu při použití srovnatelných součástí. Čítač je tvořen děličem kmitočtu dvěma, prvním, druhým a třetím JK klopným obvodem a hradlem NOR, přičemž taktovací vstupy každého z trojice JK klopných obvodů jsou připojeny paralelně k výstupu děliče kmitočtu dvěma a vstup děliče kmitočtu dvěma je spojen se vstupní svorkou čítače, čítač je možno použít pro desítkové čítání impulsů o vysokém kmitočtu, např. v prvních dekádách číslicových měřičů kmitočtu, čítačů impulsů, jako desítkový dělič kmitočtu v obvodech pro kmitočtové syntezátory aj.The purpose of the connection is to shorten the signal delay time by passing through flip-flops and gates compared to previously known decimal counters and thus increase the maximum counted signal frequency when using comparable components. The counter consists of a frequency divider by two, the first, second and third JK flip-flops and a NOR gate, while the clock inputs of each of the three JK flip-flops are connected in parallel to the output of the frequency divider by two and the input of the frequency divider by two is connected to the input terminal of the counter, the counter can be used for decimal counting of high-frequency pulses, e.g. in the first decades of digital frequency meters, pulse counters, as a decimal frequency divider in circuits for frequency synthesizers, etc.

Description

Vynález se týká rychlého desítkového čítače, zejména pro použití v první dekádě číslicových měřičů kmitočtu.The invention relates to a fast decimal counter, in particular for use in the first decade of digital frequency meters.

Pro dosažení co nejvyššího maximálně zpracovatelného kmitočtu u číslicových měřičů kmitočtu, čítačů impulsů,apod. jsou rozhodující dynamické vlastnosti čítače použitého v první dekádě.To achieve the highest possible workable frequency for digital frequency meters, pulse counters, etc. the decisive dynamic properties of the counter used in the first decade are decisive.

Pro jednoduché měřiče kmitočtu se obvykle používá v první dekádě čítač tvořený asynchronním zapojením klopných obvodů typu J-K nebo D. Pro náročnější aplikace se čítače konstruuji jako synchronní. Aby uvedené čítače pracovaly jako desítkové, je třeba zavádět mezi jednotlivé klopné obvody zpětné vazby pomocí hradel. Doba zpoždění signálu průchodem klopnými obvody a zpětnovazebními obvody s hradly omezuje maximální dosažitelný opakovači kmitočet čítaných impulsů.For simple frequency meters, in the first decade, a counter consisting of an asynchronous circuit of the J-K or D flip-flops is usually used. For more demanding applications, the counters are designed as synchronous. In order for these counters to function as decimal ones, it is necessary to introduce gates between the individual flip-flops. The delay time of the signal passing through flip-flops and gate feedback circuits limits the maximum attainable repetition rate of the counted pulses.

Pokud neuvazujeme ostatní dynamické vlastnosti používaných klopných obvodů a hradel, je pro známé desítkové čítače minimální perioda vstupního signálu rovna době zpoždění v jednom klopném obvodu a v jednom hradle.For the known decimal counters, the minimum input signal period is equal to the delay time in one flip-flop and one gate, unless other dynamic properties of the used flip-flops and gates are used.

Tyto vlastnosti jsou podstatně zlepšeny u rychlého desítkového čítače podle vynálezu, jehož podstatou je, že k výstupu děliče kmitočtu dvěma, jehož vstup je spojen se vstupní svorkou čítače, jsou paralelně připojeny taktovací vstupy každého z trojice JK klopných obvodů, přičemž J vstup prvního JK klopného obvodu a K vstup prvního JK klopného obvodu jsou spojeny s invertovaným výstupem třetího JK klopného obvodu, přímý výstup prvního JK klopného obvodu je spojen s J vstupem druhého JK klopného obvodu a s K vstupem druhého JK klopného obvodu, J vstup třetího JK klopného obvodu je spojen s výstupem hradla NOR, jehož první vstup je spojen s invertovaným výstupem prvního JK klopného obvodu a jehož druhý vstup je spojen s invertovaným výstupem druhého JK klopného obvodu, K vstup třetího JK klopného obvodu je připojen na zdroj napětí odpovídajícího logické jedničce a že výstup děliče kmitočtu dvěma, přímý výstup prvního JK klopného obvodu, přímý výstup druhého JK klopného obvodu a přímý výstup třetího JK klopného obvodu jsou výstupy desítkového čítače s váhou postupně od nejnižší do nejvyšší.These features are substantially improved in the fast decimal counter of the present invention, which is characterized in that the clock inputs of each of the three JK flip-flop circuits are connected in parallel to the output of the frequency divider two, whose input is connected to the input terminal of the counter. and the K input of the first flip-flop is coupled to the inverted output of the third flip-flop, the direct output of the first flip-flop is coupled to the J input of the second flip-flop and the K input of the second flip-flop. a NOR gate output whose first input is coupled to the inverted output of the first JK flip-flop and whose second input is connected to the inverted output of the second JK flip-flop. The third JK flip-flop input is connected to a logic one voltage source and , direct v degrees the first JK flip-flop, a direct output of the second JK flip-flop and the direct output of the third JK flip-flop are the outputs of the tens counter weighted gradually from low to high.

U desítkového čítače dle vynálezu je (pokud můžeme zanedbat ostatní dynamické vlastnosti použitých obvodů a hradel) minimální dosažitelná perioda vstupního čítaného signálu rovna pouze jedné polovině součtu zpoždění v jednom klopném obvodu a v jednom hradle. Tím umožňuje desítkový čítač dle vynálezu při použití srovnatelných součástek proti známým čítačem dvojnásobné zvýšení maximálně dosažitelného kmitočtu čítaných impulsů.In the decimal counter according to the invention, if we can neglect the other dynamic properties of the circuits and gates used, the minimum achievable period of the input count signal is only one half of the sum of the delay in one flip-flop and one gate. Thereby, the decimal counter according to the invention, when using comparable components over known counters, allows a double increase in the maximum attainable pulse frequency.

Při respektování nezanedbatelných dynamických vlastností součástek je zvýšení max. dosažitelného kmitočtu čítaných impulsů nižší než dvojnásobné, ale podstatné. Při shodném čítaném kmitočtu čítač dle vynálezu pracuje s větší časovou rezervou, což zvyšuje spolehlivost funkce v nepříznivých elektrických a teplotních podmínkách. Proto je desítkový čítač dle vynálezu vhodný pro první dekádu čítače v číslicových měřičích kmitočtu, v čítačích impulsů, jako desítkový dělič kmitočtu v obvodech pro kmitočtové syntezátory atd.Taking into account the non-negligible dynamic properties of the components, the increase in the maximum attainable frequency of the counted pulses is less than double, but substantial. At the same counting frequency, the counter of the invention operates with a greater time margin, which increases the reliability of the function under unfavorable electrical and temperature conditions. Therefore, the decimal counter according to the invention is suitable for the first decade of the counter in digital frequency meters, in pulse counters, as a decimal frequency divider in circuits for frequency synthesizers, etc.

Příklad provedení rychlého desítkového čítače podle vynálezu je vyobrazen na obr.An example of an embodiment of a fast decimal counter according to the invention is shown in FIG.

Podle obr. je vstup 2 děliče 2 kmitočtu dvěma spojen se vstupní svorkou 4^ čítače.According to the figure, the input 2 of the frequency divider 2 is connected to the input terminal 4 of the counter two.

K výstupu 1^ děliče 2 kmitočtu dvěma jsou paralelně připojeny taktovací vstupy 5¹ , 5^{1 1} , každého z trojice JK klopných obvodů 7_, 10 13. J vstup 6 prvního JK klopného obvodu ]_ a k vstup _8 prvního JK klopného obvodu 7_ jsou spojeny s invertovaným výstupem 2 třetího JK klopného obvodu 10. Přímý výstup 11 prvního JK klopného obvodu ]_ je spjen s J vstupem 12 druhého JK klopného obvodu a s K vstupem 14 druhého JK klopného obvodu 13, J vstup 15 třetího JK klopného obvodu 10 je spojen s výstupem hradla 16 NOR, jehož první vstup 17 je spojen s invertovaným výstupem 18 prvního JK klopného bovodu 2 ^a jehož druhý vstup 19 je spojen s invertovaným výstupem 20 druhého JK klopného obvodu 13.The output of one-two frequency divider two being connected in parallel to clock inputs 5 ¹ 5 ^{1 1,} each of the three JK flip-flops 7, 10 13. 6 J input of the first JK flip-flop] _ _8 input if the first JK flip-flop circuit 7 are connected with the inverted output 2 of the third JK flip-flop 10. The direct output 11 of the first JK flip-flop 10 is associated with the J input 12 of the second JK flip-flop and the K input 14 of the second JK flip-flop 13. NOR gate output 16, whose first input 17 is connected to the inverted output 18 of the first JK flip-flop 2 ^and whose second input 19 is connected to the inverted output 20 of the second JK flip-flop 13.

K vstup 21 třetího JK klopného obvodu 10 je připojen na zdroj 24 napětí odpovídající logické jedničce. Výstup 2 děliče 2 kmitočtu dvěma, přímý výstup 11 prvního JK klopného obvodu Ί_, přímý výstup 22 druhého JK klopného obvodu 13 a přímý výstup 23 třetího JK klopného obvodu 10 jsou spojeny s výstupy rychlého desítkového čítače s váhou postupně od nejnižší po nejvyšší. Dekadický čítač podle vynálezu pracuje následovně:A voltage corresponding to the logic one is connected to the input 21 of the third JK flip-flop 10. The output 2 of the frequency divider 2, the direct output 11 of the first flip-flop 10, the direct output 22 of the second flip-flop 13, and the direct output 23 of the third flip-flop 10 are connected to the outputs of the fast decimal counter. The decadic counter according to the invention operates as follows:

Napětím přivedeným na obr. nezakreslené vstupy pro nastavení počátečního stavu děliče a trojice JK klopných obvodů se nastaví počáteční stav na výstupech desítkového čítače.The input voltage not shown in the figure for adjusting the initial state of the divider and the triple JK triplets sets the initial state at the outputs of the decimal counter.

Vstupní signál na vstupní svorce 4. čítače se s kmitočtem vyděleným dvěma objevuje na výstupu 2 děliče 2_ kmitočtu dvěma a na taktovacích vstupech 2/ 2' ' 2*' každého z trojice JK klopných obvodů. Napětová logická úroveň z přímého výstupu 11 prvního JK klopného obvodu ]_ se přivádí současně na J vstup 12 a K vstup 14 druhého JK klopného obvodu 13.The input signal at the input terminal 4 of the counter, with a frequency divided by two, appears at the output 2 of the frequency divider 2 by the two and at the clock inputs 2/2 '' 2 * 'of each of the three flip-flop circuits. The voltage logic level from the direct output 11 of the first flip-flop 11 is applied simultaneously to the J input 12 and the K input 14 of the second flip-flop 13.

Napětová logická úroveň na výstupu hradla 16 NOR odpovídající v hradle provedenému inverto-ané vánému logickému součtu logickýc-h úrovní na invertovaném výstupu 18 prvního JK klopného obvodu 7 a na invertovaném výstupu 20 druhého JK klopného obvodu 13 se přivádí na J vstup 15 třetího klopného obvodu 10.The logic voltage level at the gate output 16 of NOR corresponding to the gate-made inverse logic sum of the logical levels at the inverted output 18 of the first JK flip-flop 7 and the inverted output 20 of the second JK flip-flop 13 is fed to the J input 15 of the third flip-flop. 10.

Na K vstupu 21 třetího JK klopného obvodu 10 je napětí úrovně logické jedničky, přiváděné ze zdroje 24 napětí. Napětová logická úroveň z invertovaného výstupu _9 třetího JK klopného obvodu 10 se přivádí současně na J vstup _6 a K vstup _8 prvního JK klopného obvodu 2· Podle logických úrovní na jednotlivých J vstupech a K vstupech každého z trojice JK klopných obvodů 10, 13 v okamžiku příchodu aktivní hrany impulsu na jejich taktovací vstupy 5, 5/ * 2’ ' dochází dle známých vztahů pro JK klopné obvody k příslušným změnám logických úrovní na přímých a invertovaných výstupech u všech tří JK klopných obvodů ’1_, Ιθ.' 13. Jednotlivé stavy na výstupech čítače postupně odpovídají ve správném pořadí všem dešti výstupním stavům desítkových čítačů vpřed.At K input 21 of the third flip-flop 10 is the logic 1 level voltage supplied from the voltage source 24. The voltage logic level from the inverted output 9 of the third JK flip-flop 10 is applied simultaneously to J input 6 and K input 8 of the first JK flip-flop 2 at each instant of the three JK flip-flop 10, 13 inputs. as the active pulse edge arrives at its clock inputs 5, 5 / * 2 '', according to known JK flip-flop relationships, the logic levels on the direct and inverted outputs of all three JK flip-flops' 1, Ιθ. 13. The individual states on the counter outputs gradually correspond to the output states of the decimal counters forward in the correct order.

Popsané provedení desítkového čítače podle vynálezu lze snadno vyrobit za použití dostupných integrovaných obvodů. Dělič kmitočtu dvěma je možno zhotovit namísto integrovaných obvodů v případě potřeby např. z diskrétních tranzistorů nebo z integrovaných obvodů zhotovených jinou technologií než trojice JK klopných obvodů.The described decimal counter embodiment of the invention can be easily manufactured using available integrated circuits. The frequency divider can be made instead of integrated circuits, for example, from discrete transistors or from integrated circuits made by a technology other than three JK flip-flops.

Čítač je možno použít všude tam, kde požadujeme desítkové čítání impuslů o vysokém kmitočtu, například v prvních dekádách číslicových měřičů kmitočtu apod.The counter can be used wherever we require decimal counting of high frequency impulses, for example in the first decades of digital frequency meters etc.

Claims

SUBJECT OF THE INVENTION

Quick decimal counter, characterized in that clock outputs (5, 5 ', 5 ¹ ) are connected in parallel to the output (1) of the frequency divider (2), the input of which (3) is connected to the input terminal (4) of the counter. 1) of each of the three JK flip-flops (7, 10, 13), wherein the J input (6) of the first JK flip-flop (7) and the K input (8) of the first JK flip-flop (7) are connected to an inverted output (9) a third JK flip-flop (10), the direct output (11) of the first JK flip-flop (7) is connected to the J input (12) of the second JK flip-flop (13) and the K input (14) of the second JK flip-flop (13), J the input (15) of the third JK flip-flop (10) is connected to the gate output (16) of the NOR whose first input (17) is connected to the inverted output (18) of the first JK flip-flop (7) and whose second input (19) is connected to the inverted output (20) of the second JK flip-flop (13), the K input (21) of the third JK flip-flop (10) is connected to a power supply (24) and that the output (1) of the frequency divider (2) by two, the direct output (11) of the first JK flip-flop (7), the direct output (22) of the second JK flip-flop (13) and the direct output (23) of the third JK of the flip-flop (10) are outputs of a decimal counter with the weight gradually from the lowest to the highest.