CS256515B1

CS256515B1 - Wiring for Derivation of Impulse Controls for Recovery of Block Synthesis

Info

Publication number: CS256515B1
Application number: CS628486A
Authority: CS
Inventors: Josef Zigmund; Ivo Prchal
Original assignee: Josef Zigmund; Ivo Prchal
Priority date: 1986-08-28
Filing date: 1986-08-28
Publication date: 1988-04-15

Abstract

Řeěení ee týká zapojení pro odvození řídloíoh Impulsů pro obnovu bloková synchronizace dekodéru blokového kódu mBnB v zařízeníoh .digitálních.přenosovýoh systémů, zejména s pulsně kodovou modulaci - PCM. V pamětí (P) ee př%vádí n-bltové slovo $a m-bitová podle kódovací tabulky. Zároveň je v paměti (P) ke každému vstupnímu slovu přiřazena na první identifikační svoroe (Cl) informace o výskytu nedovolených slov a na druhá a třetí identifikační svoroe (02 a C3) informaoe o dlsparitě olova. Na výstupu (D) čtvrtého bradla (U4) ae při výakytu nedovoleného slova nebo porušení dieparity objeví logioká úroveň (H), která je dále·zpracovávána jako řídioí impuls pro obnovu blokové ayhohronizaoe. Zapojení je vhodné zejména pro digitální přenosové systémy a vysokými přenosovými rychlostmi, například pro přenosy po optických vláknech.The solution relates to a circuit for deriving control pulses for restoring block synchronization of the block code decoder mBnB in devices of digital transmission systems, especially with pulse code modulation - PCM. In the memory (P) ee, an n-bit word $a m-bit word according to the coding table is fed. At the same time, in the memory (P) to each input word, information about the occurrence of illegal words is assigned to the first identification terminal (Cl) and information about the parity of the lead is assigned to the second and third identification terminals (02 and C3). At the output (D) of the fourth gate (U4) when an illegal word or parity violation occurs, a logic level (H) appears, which is further processed as a control pulse for restoring block synchronization. The circuit is suitable especially for digital transmission systems and high transmission speeds, for example for transmissions over optical fibers.

Description

Vynález ee týká zapojení pro odvození řídicích impulsů pro obnovu blokové éynchronizace dekodéru blokového kódu mBnB v zařízeních digitálních přenosových systémů, zejména s pulsně kódovou modulací - PCM.The invention relates to a circuit for deriving control pulses for restoring block éynchronization of an mBnB block code decoder in digital transmission system devices, in particular with pulse code modulation - PCM.

Blokový kód mBnB se vytváří v kodéru vysílače překódováním m-bitového slova na n-bitové slovo, obvykle pomocí paměti typu PROM, kde je uložena kódovací tabulka· V dekodéru přijímače dochází k· zpětnému překódování. Pro aprávnou funkci přenosového systému je nutná bloková synchronizace kodéru a dekodéru. Chyby se projevují výskytem slov nedovolených podle kódovací tabulky nebo porušenou disparitou.The mBnB block code is generated in the transmitter encoder by recoding the m-bit word to the n-bit word, usually using a PROM memory where a coding table is stored. For proper operation of the transmission system, block synchronization of the encoder and decoder is required. Errors result in words that are not allowed by the code table or by a broken disparity.

Známé zapojení se skládá z identifikátoru nedovolených slov, identifikátoru porušení disparity a výstupního obvodu. Identifikátor nedovolených slov tvořený kombinačním logickým obvodem je připojen na výstup dekodéru. Identifikátor porušení disparity je tvořen vratným čítačem. Na jeho vstupy pro čítání vpřed a vzada se přivádějí přijímané impulsy ze vstupního posuvného registru přes logické obvody. Výstupy obou identifikátorů jsou připojeny na výstupní obvod, kde se Impulsy z obou identifikátorů koineidují s taktovacím signálem a sloučí se v řídicí impulsy pro obnovu blokové synchronizace. Nevýhodou zapojeni je jeho obvodo- » vá složitost. Vratný čítač musí čítat impulsy s rychlostí rovnou přenosové rychlosti digitálního signálu, což jsou desítky Mbit/e. Z tohoto požadavku vyplývá jeho vysoký*příkon.The known circuit consists of an illegal word identifier, a disparity violation identifier, and an output circuit. The illegal word identifier formed by the combinational logic circuit is connected to the output of the decoder. The disparity violation identifier consists of a return counter. Received pulses from the input shift register are applied to its forward and backward inputs via logic circuits. The outputs of both identifiers are connected to an output circuit where the pulses from both identifiers co-coincide with the clock signal and merge into control pulses to restore block synchronization. The disadvantage of wiring is its circumferential complexity. The return counter must count pulses at a rate equal to the digital signal transfer rate, which is tens of Mbit / e. This requirement results in its high * power consumption.

- 2 Účelem vynálezu je odstranit uvedené nevýhody. Podle podstaty vynálezu se toho dosahuje tím, že první identifikační svorka paměti je připojena na první vstup prvního hradla, jehož výstup je připojen ňa první vstup čtvrtého hradla. Druhá identifikační ’ svorka paměti je připojena na první vstup druhého hradla, jehož výstup je připojen na vstup pro čítání vpřed vratného čítače.The purpose of the invention is to overcome these disadvantages. According to the essence of the invention, this is achieved in that the first memory identification terminal is connected to the first input of the first gate, the output of which is connected to the first input of the fourth gate. The second identification terminal of the memory is connected to the first input of the second gate, the output of which is connected to the input for counting the forward return counter.

Třetí identifikační svorka paměti je připojena na první vstup třetího hradla, jehož výstup je připojen na vstup pro čítání vzad vratného Čítače. První výstup vratného čítače je připojen r na druhý vstup čtvrtého hradla a druhý výstup vratného čítače je připojen na třetí vstup čtvrtého hradla. Výstup čtvrtého hradla Je připojen na výstupní svorku a na nulovací vstup vrat- . ného čítače. Druhé vstupy prvního, druhého a třetího hrdla jsou připojeny na zdroj taktovacího signálu.The third memory identification terminal is connected to the first input of the third gate, the output of which is connected to the counting input of the reverse counter. The first output of the return counter is connected r to the second input of the fourth gate and the second output of the return counter is connected to the third input of the fourth gate. Fourth Gate Output Connected to the output terminal and to the reset gate input. counter. The second inputs of the first, second and third necks are connected to a clock signal source.

Zapojení podle vynálezu je jednoduché. Rychlost čítání vratného čítače je n-krát menší než přenosová rychlost digitálního signálu. Tím je dáno i snížení příkonu zapojení.The connection according to the invention is simple. The counter counting rate is n times lower than the digital signal bit rate. This also reduces the wiring input.

Příklad vynálezu je dále popsán pomocí výkresu. Dekodér tvořený pamětí P typu PROM má n vstupních svorek AI až An a m výstupních svorek Bl až Brn. První identifikační svorka Cl paměti ·An example of the invention is further described by means of a drawing. The PROM P-type decoder has n input terminals AI to An and m output terminals Bl to Brn. First memory identification terminal C1

P je připojena na první vstup čtvrtého hradla H4. Druhá identifikační svorka C2 paměti P je připojena na první vstup druhého hradla H2, jehož výstup je připojen na vstup pro čítání vpřed vratného čítače CT. Třetí identifikační svorka C3 paměti P je připojena na první vstup třetího hradla H,3. jehož výstup je připojen na vstup pro čítání vzad vratného čítače CT. První výstup vratného čítače CT je připojen na druhý vstup čtvrtého hradla H4 a druhý výstup vratného čítače CT je připojen na třetí vstup čtvrtého hradla H4. Výstup čtvrtého hradla H4 je připojen na výstupní svorku D a na nulovací vstup vratného čítače CT. Druhé vstupy prvního, druhého a třetího hradla Hl. H2 a H3 jsou připojeny na zdroj taktovacího signálu.P is connected to the first input of the fourth gate H4. The second identification terminal C2 of the memory P is connected to the first input of the second gate H2, the output of which is connected to the forward count counter CT. The third identification terminal C3 of the memory P is connected to the first input of the third gate H, 3. the output of which is connected to the CT reverse counting input. The first output of the CT counter is connected to the second input of the fourth gate H4 and the second output of the CT counter is connected to the third input of the fourth gate H4. The output of the fourth gate H4 is connected to the output terminal D and to the reset input of the CT counter. The second entrances of the first, second and third gates of Hl. H2 and H3 are connected to the clock signal source.

V paměti P dekodéru se převádí n-bitové slovo na m-bitové podle kódovací tabulky. Z výstupů Bl až Brn paměti P se odebírá dekódované slovo v paralelním tvaru. Zároveň je v paměti P ke každému vstupnímu slovu přiřazena na první identifikační svorce Cl informace o výskytu nedovolených slov a na druhé a třetí identifikační svorce C2 a C3 Informace o disparitě slova.In the memory P of the decoder, the n-bit word is converted to m-bit word according to the coding table. A decoded word in parallel form is taken from the outputs B1 to Brn of the memory P. At the same time, information about the occurrence of illicit words is assigned to each input word in the memory P, and to the second and third identification terminals C2 and C3 word disparity information, respectively.

- 3 Logická úroveň H na první identifikační svorce Cl označuje výskyt nedovoleného slova, logické úrovně H na druhé a třetí identifikační svorce C2 a C3 označují slovo s nulovou áisparitou· Kombinace logické úrovně H na druhé identifikační svorce C_2 a logické úrovně L na třetí identifikační svorce C3 označuje slovo s kladnou disparitou. Kombinace logické úrovně L na druhé identifikační svorce C2 a logické úrovně H na třetí identifikační svorce C3 označuje slovo se zápornou disparitou. Informace z první svorky Cl se přivádí na první hradlo Hl. kde se koinciduje s taktovacím signálem, jehož rychlost je n-krát nižší než přenosová rychlost digitálního signálu. Informace z druhé svorky C2 se přivádí na druhé hradlo H2, informace z třetí svorky C3 se přivádí na třetí hradlo H3 a oba signály se na těchto hradlech H2 a H3 koincidují s taktovacím signálem. Vyskytne-li se slovo β nulovou disparitou, stav vratného čítače CT se nemění. Při kladné dlsparltě se stav vratného čítače CT posune o jeden krok nahoru, při záporné disparitě dolů. Vyskytnou-li se za sebou dvě slova 8 kladnou disparitou,.vratný čítač CT se posune o dva kroky nahoru a na jeho prvním výstupu se objeví logická .úroveň L. Při dvou kladných slovech se zápornou disparitou se vratný čítač CT posune o dva kroky dolů a na jeho druhém výstupu se objeví logická úroveň L. Na výstupuífétvrtého hradla H4 se při výskytu nedovoleného slova nebo porušení disparity objeví logická úroveň H, kterou se zároveň vynuluje vratný čítač CT. Logická úroveň H na výstupní svorce D je dále zpracována jako řídicí impuls pro obnovu blokové synchronizace.- 3 Logical level H on the first identification terminal C1 indicates the occurrence of an illegal word, logical level H on the second and third identification terminals C2 and C3 denote the word with zero transparency · Combination of logical level H on the second identification terminal C_2 and logical level L on the third identification terminal C3 indicates a positive disparity word. The combination of the logical level L at the second identification terminal C2 and the logical level H at the third identification terminal C3 indicates a word with a negative disparity. Information from the first terminal C1 is fed to the first gate H1. where it coincides with a clock signal whose rate is n times lower than the digital signal bit rate. The information from the second terminal C2 is fed to the second gate H2, the information from the third terminal C3 is fed to the third gate H3, and both signals coincide with the clock signal on these gates H2 and H3. If the word β occurs with zero disparity, the status of the CT return counter does not change. With a positive dlsparltt, the CT return counter will move one step up, with a negative disparity down. If two words 8 occur in a positive disparity sequence, the reversing CT counter moves two steps up and the logic level L appears at its first output. For two positive words with a negative disparity, the reversing CT counter moves two steps down and at its second output a logical level L appears. At the output of the fourth gate H4 a logical level H appears at the output of the fourth gate H4, which also resets the return CT counter. The logic level H at the output terminal D is further processed as a control pulse for block synchronization recovery.

Zapojení podle vynálezu využívá paměti P k identifikaci nedovoleného slova a porušení disparity. Zapojení analyzuje n-bitová slov^ a proto je možné zpracovávat informace o jejich chybách rychlostí n-krát nižší, než je přenosová rychlost digitálního signálu. Tim klesají požadavky na dynamické parametry hradel a vratného čítače.The circuitry of the present invention utilizes memory P to identify an illegal word and violate disparity. The circuit parses n-bit words, and therefore it is possible to process their error information at a rate n times lower than the digital signal bit rate. This reduces the requirements for the dynamic parameters of the gate and return counter.

Zapojení je vhodné zejména pro digitální přenosové systémy s vysokými přenosovými rychlostmi, např. pro přenosy po optických vláknech.The connection is particularly suitable for digital transmission systems with high data rates, eg for optical fiber transmissions.

Claims

OBJECT OF THE INVENTION Circuit for deriving control pulses for restoring block synchronization of a mBriB block code decoder with a PROM memory and a return counter ^ characterized in that the first identification terminal (C1) of the memory (P) is connected to the first input of the first throat (H1) is connected to the first input of the fourth gate (H4), the second identification terminal (C2) of the memory (P) is connected to the first input of the second throat (H2), the output of which is connected to the forward count counter (CT) input; the terminal (C3) of the memory (P) is connected to the first input of the third gate (H3), the output of which is connected to the input for counting back the counter (CT), the first output of which is connected to the second input of the fourth gate (H4) is connected to the third input of the fourth throat (H4), the output of which is connected to the output terminal (D) and to the reset input of the return counter (CT), while d the first inputs of the first, second and third gates (H1, H2, H3) are connected to a clock signal source (T).