CS256991B1 - Devices for testing digital circuits without dismantling - Google Patents
Devices for testing digital circuits without dismantling Download PDFInfo
- Publication number
- CS256991B1 CS256991B1 CS861094A CS109486A CS256991B1 CS 256991 B1 CS256991 B1 CS 256991B1 CS 861094 A CS861094 A CS 861094A CS 109486 A CS109486 A CS 109486A CS 256991 B1 CS256991 B1 CS 256991B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- block
- bus
- output
- input
- comparator
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Zařízení je z oboru číslicových obvodů, měřicí techniky a řeší problém snadnější lokalizace zásady při testování osazených desek plošných spojů číslicovými obvody. Podstatou je technické řešení zařízení, které umožňuje testovat číslicové integrované obvody bez demontáže z desky. Zařízení může být využito v elektrotechnickém průmyslu, a to při vývoji, výrobě i servisu číslicových zařízení.The device is from the field of digital circuits, measurement technology and solves the problem of easier localization of the principle when testing printed circuit boards equipped with digital circuits. The essence is the technical solution of the device, which allows testing digital integrated circuits without dismantling from the board. The device can be used in the electrical industry, in the development, production and service of digital devices.
Description
Vynález se týká zařízení pro testování číslicových obvodů bez demontáže.The present invention relates to a device for testing digital circuits without disassembly.
V současnosti roste význam testování v elektrotechnické výrobě. Je nutno testovat hotové výrobky a rovněž je nutno provádět mezioperační kontroly, nebot pouze odhalení poruch co nejdříve po jejich vzniku může zaručit rentabilitu výroby při požadované kvalitě. Pro zabezpečení potřeb testování se používají s výhodou automatické testery řízené počítačem. Existují testery pro číslicové i analogové součástky, testery neosázených desek plošných spojů, testery kabeláže, testery prvků v obvodu a funkční testery pro kontrolu desek plošných spojů. Při testování na montážní úrovni osazené desky je jednou z nejsložitějšich operací lokalizace poruchy až na vadnou součástku. Operace vedoucí k přesné lokalizaci poruchy jsou náročné na kvalifikaci obsluhy a zpravidla trvají dlouho, takže jsou značně nákladné.Nowadays, the importance of testing in electrical engineering is growing. It is necessary to test the finished products and also to carry out in-process inspections, because only the detection of defects as soon as possible after their occurrence can guarantee the profitability of production at the required quality. Computer-controlled automatic testers are preferably used to meet the testing needs. There are testers for digital and analog components, unassembled PCB testers, cabling testers, circuit testers and functional testers for PCB inspection. When testing at the mounting level of a stepped plate, one of the most difficult operations is to locate the fault except for the faulty component. Operations to accurately locate faults are demanding on operator qualifications and generally take a long time, making them expensive.
Tuto nevýhodu pro určitou třídu testovaných objektů odstraňuje zařízení pro testování číslicových obvodů bez demontáže podle vynálezu, kde blok řídicího počítače je svým prvým sběrnícovým výstupem připojen na sběrnicový vstup bloku řízení logického testu, druhým výstupem připojen na sběrnicový vstup bloku řízení analogového testu, třetím sběrnícovým výstupem připojen na sběrnicový vstup bloku pomocných kanálů, prvým výstupem je připojen na vstup řízení zdroje měřeného objektu a prvým obousměrným sběrnícovým vstupem (výstupem je připojen na sběrnicové vstupy) výstupiy periferních zařízeni. Přitom blok řízení logického testu je svým prvým sběrnícovým výstupem připojen na sběrnicový vstup bloku volby koncové adresy, druhým sběrnícovým výstupem je připojen na sběrnicový vstup bloku volby rychlosti testu, třetím sběrnícovým výstupem je připojen na prvý sběrnicový vstup bloku elektronické masky a přepínání vstupů /výstupů, čtvrtým sběrnícovým výstupem je připojen na sběrnicový vstup bloku paměti testu, pátým sběrnícovým výstupem je připojen na prvý sběrnicový vstup bloku komparace adresy,This disadvantage for a particular class of test objects is overcome by the disassembly of the digital circuit testing device according to the invention, wherein the control computer block is connected to the bus input of the logic test control block by its first bus output, the second output connected to the analog test control block bus input. connected to the bus input of the auxiliary channel block, the first output is connected to the source control input of the measured object and the first bidirectional bus input (output is connected to the bus inputs) outputs of peripheral devices. The logic test control block is connected to the bus input of the end address selection block with its first bus output, the second bus output is connected to the bus input of the test speed selection block, the third bus output is connected to the first bus input of the electronic mask block and I / O switching the fourth bus output is connected to the bus input of the test memory block, the fifth bus output is connected to the first bus input of the address comparison block,
Blok volby koncové adresy je svým sběrnícovým výstupem připojen na druhý sběrnicový vstup bloku komparace adresy. Blok elektronické masky a přepínání vstupů/výstupů je svým výstupem připojen na prvý vstup bloku komparátorů, svým druhým výstupem připojen na vstup bloku budičů a prvý sběrnicový výstup bloku paměti testu je připojen jednak na prvý sběrnicový vstup bloku komparátoru a jednak na sběrnicový vstup bloku budičů. Přitom druhý sběrnicový výstup bloku paměti testu je připojen na druhý sběrnicový vstup bloku elektronické masky a přepínání vstupů/výstupů.The end address selection block is connected via its bus output to the second bus input of the address comparison block. The electronic mask and I / O switching block is connected to the first comparator block input, its second output is connected to the exciter block input, and the first test memory block bus output is connected to the first comparator block bus input and the driver block bus input. The second bus output of the test memory block is connected to the second bus input of the electronic mask block and the I / O switching.
Blok komparátoru je svým výstupem připojen na vstup bloku detekce a.hlášeni chyby.The comparator block is connected to the input of the detection block and error report.
Blok komparačních úrovní je svým prvým výstupem připojen na druhý vstup bloku komparátoru a svým druhým výstupem je připojen na třetí vstup bloku komparátoru. Blok detekce a hlášení chyby je přitom svým sběrnícovým výstupem připojen na prvý sběrnicový vstup bloku řídicího počítače a svým výstupem je připojen na vstup bloku komparace adresy, který je dále svým výstupem připojen na vstup bloku řídicího počítače a blok budičů je svým sběrnícovým výstupem připojen jednak na druhý'sběrnicový vstup bloku komparátoru, jednak na sběrnicový vstup bloku měřici sondy a jednak na obousměrný sběrnicový vstup/výstup bloku matice adresovatelných spínačů, dále' blok řízení analogového testu je svým sběrnícovým výstupem připojen na sběrnicový vstup bloku měřicích obvodů, druhým sběrnícovým výstupem připojen na sběrnicový vstup bloku matice adresovatelných spínačů.The comparator level block is connected to the second input of the comparator block by its first output and the second output is connected to the third input of the comparator block. The error detection and reporting block is connected by its bus output to the first bus input of the control computer block and its output is connected to the address comparison block input, which is further connected to the input of the control computer block and the exciter block is connected to the bus output. the second bus input of the comparator block, both to the bus input of the measuring probe block and to the bidirectional bus input / output of the addressable switch block, the analog test control block is connected via its bus output to the bus input of the measuring circuit block; addressable switch matrix block bus input.
Blok měřicích obvodů je svým sběrnícovým výstupem připojen na druhý sběrnicový vstup bloku řídicího počítače, prvým výstupem je připojen na prvý vstup bloku matice adresovatelných spínačů, druhým výstupem je připojen na druhý vstup bloku matice adresovatelných spínačů. Přitom prvý výstup bloku matice adresovatelných spínačů je připojen na .prvý vstup bloku měřicích obvodů a druhý výstup bloku matice adresovatelných spínačů je připojen na druhý vstup bloku měřicích obvodů. Obousměrný sběrnicový vstup/výstup bloku měřící sondy je připojen na obousměrný sběrnicový vstup/výstup bloku měřeného objektu. Sběrnicový výstup bloku pomocných kanálů je připojen na prvý sběrnicový vstup bloku měřeného objektu, výstup bloku řízení zdroje je připojen na vstup zdroje napájení měřeného objektu, zatímco zdroj napájení měřeného objektu je svým sběrnioovým výstupem připojen na druhý sběrnioový vstup bloku měřeného objektu.The measuring circuit block is connected with its bus output to the second bus input of the control computer block, the first output is connected to the first address of the addressable switch block block, the second output is connected to the second address of the addressable switch block block. The first address of the addressable switch block is connected to the first input of the measuring circuit block and the second address of the addressable switch block is connected to the second input of the measuring circuit block. The bi-directional bus input / output of the measuring probe block is connected to the bi-directional bus input / output of the measured object block. The bus output of the auxiliary channel block is connected to the first bus input of the measured object block, the source control block output is connected to the input of the measured object power source, while the measured object power supply is connected to the second bus input of the measured object block.
Pomocí zařízení pro testování podle vynálezu lze dobře zkoušet přímo jednotlivé číslicové obvody, at už volné nebo zapájené v deskách plošných spojů. Protože zařízení zkouší postupně obvod za obvodem, odpadá obtížná lokalizace poruchy na pouzdro integrovaného obvodu. Zároveň zařízení umožňuje efektivní kontrolu propojovací sítě a kontrolu pasivní odporové sítě, vždy v okolí měřené součástky. Protože zařízení poměrně snadno detekuje nejčastěji se vyskytující závady (například zkraty propojení), je jeho hlavní výhodou ekonomická efektivnost testování.By means of the test device according to the invention it is possible to test directly individual digital circuits, whether loose or soldered in printed circuit boards. Since the device tests the circuit step by step, it is difficult to locate the fault on the IC housing. At the same time, the device enables effective control of the interconnection network and control of the passive resistance network, always in the vicinity of the measured component. Because the device is relatively easy to detect the most common faults (such as short circuits), its main advantage is the economic efficiency of testing.
Na připojené výkresu je znázorněno blokové schéma zařízení podle vynálezu.The attached drawing shows a block diagram of a device according to the invention.
Základními bloky konkrétního provedení zařízení podle vynálezu jsou blok 10 řídicího počítače, blok 20 řízení logického testu a blok 30 řízení analogového testu. Blok 10 řídicího počítače je s blokem 20 řízení logického testu a s blokem 30 řízení analogového testu propojen sběrnicemi. Blok 20 řízeni logického testu je propojen s blokem 28 komparace adresy, dále s blokem 21 koncové adresy, s blokem 22 rychlosti testu, blokem 23 elektronické masky a přepínání vstupů/výstupů a s blokem 24 paměti testu.The basic blocks of a particular embodiment of the device according to the invention are the control computer block 10, the logical test control block 20 and the analog test control block 30. The control computer block 10 is coupled to the logic test control block 20 and the analog test control block 30. The logic test control block 20 is coupled to the address comparison block 28, the end address block 21, the test speed block 22, the electronic mask / input / output switching block 23, and the test memory block 24.
Blok 24 paměti testu je propojen s blokem 25 komparátoru a dále s blokem 29 budičů a konečně s blokem 23 elektronické masky a přepínání vstupů/výstupů. Blok 23 elektronické masky a přepínání vstupů/výstupů je dále propojen s blokem 29 budičů. K bloku komparátoru jsou kromě bloku 24 paměti testu připojeny ještě blok 40 měřicí sondy, dále blok 26 komparačních úrovní a blok 23 elektronické masky a přepínání vstupů/výstupů. Vstup bloku 25 komparátoru je zapojen do bloku 27 detekce a hlášení chyby. Výstupy bloku 27 detekce a hlášení chyby jsou zapojeny jednak do bloku 28 komparace adresy, jednak přímo do bloku 10 řídicího počítače, do něhož je rovněž zaveden výstup bloku 28 komparace adresy.The test memory block 24 is coupled to the comparator block 25, further to the exciter block 29, and finally to the electronic mask and input / output switching block 23. The electronic mask block 23 and the I / O switching is further coupled to the exciter block 29. In addition to the test memory block 24, the measurement probe block 40, the comparator level block 26 and the electronic mask block 23 and the I / O switching are connected to the comparator block. The input of comparator block 25 is connected to error detection and reporting block 27. The outputs of the error detection block 27 are connected to the address comparison block 28 and directly to the control computer block 10, to which the output of the address comparison block 28 is also loaded.
Blok 30 řízeni analogového testu je spojen s blokem 31 měřicích obvodů a s blokem 32 matice adresovatelných spínačů. Blok 31 měřicích obvodů je s blokem 32 matice adresovatelných spínačů spojen čtyřmi vodiči označenými F, Ml, M2, T. Blok 32 matice adresovatelných spínačů je prostřednictvím bloku 40 měřici sondy spojen s blokem 70 měřeného objektu.The analog test control block 30 is coupled to the measuring circuit block 31 and the addressable switch matrix block 32. The measuring circuit block 31 is connected to the addressable switch matrix block 32 by four conductors designated F, M1, M2, T. The addressable switch matrix block 32 is connected to the measured object block 70 via the measuring probe block 40.
Blok 10 řídicího počítače je navíc propojen přes blok 50 pomocných kanálů a dále přes blok 61 řízeni zdroje a zdroj 60 napájení měřeného objektu s blokem 70 měřeného objektu.In addition, the control computer block 10 is connected via the auxiliary channel block 50 and further through the source control block 61 and the power supply object 60 to the measured object block 70.
K bloku 10 řídicího počítače je konečně připojen blok 11 periferních zařízení.Finally, a block 11 of peripheral devices is connected to the block 10 of the control computer.
Zařízení podle vynálezu pracuje následujícím způsobem.The device according to the invention operates as follows.
Do bloku 10 se prostřednictvím bloku 11 periferních zařízení zavedou informace a programy potřebné pro zkoušení bloku 70 měřeného objektu. Do bloku 70 meteného objektu se dále zapojí měřicí sonda. Napájecí napětí bloku 70 měřeného objektu je řízeno blokem 10 řídicího počítače prostřednictvím bloků 61 řízení zdroje a zdroje 60 napájení měřeného objektu. Dále se do bloku 7_0 měřeného objektu zapojí podle potřeby pomocné budicí kanály bloku 50 pomocných kanálů ovládané rovněž blokem 10 řídicího počítače.The block 10 receives, by means of the peripheral device block 11, the information and programs necessary for testing the measured object block 70. The measuring probe 70 is further connected to the measuring object block 70. The supply voltage of the measured object block 70 is controlled by the control computer block 10 by means of the source control and power supply source blocks 61 of the measured object. Further, auxiliary excitation channels of the auxiliary channel block 50, also controlled by the control computer block 10, are connected to the measured object block 70 as required.
Blok 31 měřicích obvodů ve spolupráci's blokem 30 řízení analogového testu a blokem 32 matice adresovatelných spínačů pod řízením bloku 10 řídicího počítače provedou nejprve test na správné připojení bloku 40 měřicí sondy k bloku 70 měřeného objektu. Dále tyto bloky provedou test na správnost pasivní propojovácí a odporové sítě v místě spojení bloku 40 měřicí sondy a bloku 70 měřeného objektu. Blok 10 řídícího počítače vyhodnotí výsledek těchto testů a v případě nalezení bezchybného tvaru stavu provede blok 10 řídicího počítače spolu s blokem 20 řízení logického testu, blokem 21 koncové adresy, blokem 22 rychlosti testu, blokem 23 elektronické masky a přepínání vstupů/výstupů, blokem 24 paměti testu, blokem 25 komparátoru, blokem 26 komparačních úrovní, blokem 29 budičů, blokem 27 detekce a hlášení chyby, blokem 28 komparace adresy a dále s blokem 50 pomocných kanálů logický funkční test logické struktury (číslicového obvodu), která je jako součást bloku 70 měřeného objektu právě připojena k bloku 40 měřicí sondy.The measuring circuit block 31, in cooperation with the analog test control block 30 and the addressable switch matrix block 32 under control of the control computer block 10, first performs a test to correctly connect the measuring probe block 40 to the measured object block 70. Further, these blocks will test for the accuracy of the passive junction and resistive network at the junction of the measuring probe block 40 and the measured object block 70. The control computer block 10 evaluates the result of these tests and, if a faultless state is found, the control computer block 10 executes the logic test control block 20, the end address block 21, the test speed block 22, the electronic mask and the I / O switch 23 test memory, comparator block 25, comparator level block 26, exciter block 29, error detection and reporting block 27, address comparison block 28, and, with auxiliary channel block 50, a logic functional test of the logic structure (digital circuit) that is part of block 70 of the measured object just connected to the measuring probe block 40.
Při tomto testu se nejprve připraví informace o testovacích krocích do bloku 24 paměti, testu, bloku 23 elektronické masky a přepínaní vstupů/výstupů, bloku 22 rychlosti testu a bloku 21 koncové adresy. Pak dostane blok 20 řízení logického testu vydán povel k zahájení testuj přitom prochází posloupnost testovacích vektorů přes blok 29 budičů a blok 40 měřící sondy na blok 70 měřeného objektu. Odezvy měřeného objektu se vedou opět přes blok 40 sondy na blok 25 komparátoru, kde se porovnávají jednak s komparačními úrovněmi logické nuly a jedničky a jednak se stavem vodiče maskování z bloku 23 elektronické masky a přepínání vstupů/výstupů a konečně se stavem paměti testu.In this test, test step information is first prepared for memory block 24, test, electronic mask block 23, and I / O switching, test speed block 22, and end address block 21. Then, the logic test control block 20 is given a command to initiate the test while the test vector sequence passes through the exciter block 29 and the measurement probe block 40 to the measured object block 70. Again, the measured object responses are routed through the probe block 40 to the comparator block 25, where they are compared to the logic zero and one comparator levels, and the masking conductor state from the electronic mask block 23 and I / O switching, and finally the test memory status.
V případě nalezení nemaskovaného nesouhlasu mezi logickými úrovněmi čtenými z bloku 70 měřeného objektu a z bloku 24 paměti testu se činností bloku 27 detekce a hlášení chyby test zastaví a blok 10 řídicího počítače je informován o kroku a místě, v němž byla chyba, nalezena. Pokud k chybě (nesouhlasu) nedojde, zastaví se test na základě porovnání adresy kroku testu s koncovou adresou v bloku 28 komparace adresy. Po ukončení činnosti bloku 20 řízení logického testu a bloků s ním souvisejících ohlásí blok 10 řídicího počítače prostřednictvím bloku 11 periferních zařízení obsluze dosavadní stav zkoušky a případně požádá obsluhu o přestavení bloku 40 měřici sondy na jiné místo bloku 70 měřeného objektu, kde činnost zařízení pokračuje již popsaným způsobem.If unmasked discrepancy is found between the logical levels read from the measured object block 70 and the test memory block 24, the operation of the error detection and reporting block 27 stops the test and the control computer block 10 is informed of the step and location where the error was found. If the error (disagreement) does not occur, the test is stopped by comparing the address of the test step with the end address in the address comparison block 28. Upon termination of the logical test control block 20 and associated blocks, the control computer block 10 reports to the operator the current test status through the peripheral device block 11, and optionally requests the operator to move the measuring probe block 40 to another location of the measured object block 70. in the manner described.
Další možností využití vynálezu je funkční testování jiných logických struktur než číslicových integrovaných obvodů a to například číslicových desek plošných spojů osazených součástkami, nebo hybridních obvodů.Another possibility of utilizing the invention is the functional testing of logic structures other than digital integrated circuits, for example digital circuit boards fitted with components or hybrid circuits.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS861094A CS256991B1 (en) | 1986-02-17 | 1986-02-17 | Devices for testing digital circuits without dismantling |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS861094A CS256991B1 (en) | 1986-02-17 | 1986-02-17 | Devices for testing digital circuits without dismantling |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS109486A1 CS109486A1 (en) | 1987-09-17 |
| CS256991B1 true CS256991B1 (en) | 1988-04-15 |
Family
ID=5344413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS861094A CS256991B1 (en) | 1986-02-17 | 1986-02-17 | Devices for testing digital circuits without dismantling |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS256991B1 (en) |
-
1986
- 1986-02-17 CS CS861094A patent/CS256991B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS109486A1 (en) | 1987-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3723867A (en) | Apparatus having a plurality of multi-position switches for automatically testing electronic circuit boards | |
| KR100187727B1 (en) | Contact check device to check processor contact failure and integrated circuit device inspection system | |
| GB1523060A (en) | Printed circuit board tester | |
| CN109143032A (en) | A kind of circuit board self-check system | |
| KR102179245B1 (en) | Wafer for inspection and test system | |
| KR100729647B1 (en) | Board testing system | |
| US7106081B2 (en) | Parallel calibration system for a test device | |
| EP0317578A4 (en) | Tri-state circuit tester. | |
| US10156606B2 (en) | Multi-chassis test device and test signal transmission apparatus of the same | |
| CS256991B1 (en) | Devices for testing digital circuits without dismantling | |
| JPH10150082A (en) | Semiconductor testing device | |
| CN117471274A (en) | WAT test system and WAT test device based on Kelvin connection | |
| KR0179093B1 (en) | Test adapter board checker | |
| CN218675203U (en) | Special application PCBA electrical performance test system | |
| KR20010045147A (en) | Relay checking method of semiconductor tester in the test head | |
| KR100470989B1 (en) | Verification Probe Card | |
| JPS6111658Y2 (en) | ||
| SU805264A1 (en) | Device for locating faulty logacal module in a discrete control system | |
| JPH0449590Y2 (en) | ||
| JPS638432B2 (en) | ||
| SU1010576A1 (en) | Device for automatic checking printed circuit board wiring | |
| JP2001108728A (en) | Inspection equipment for semiconductor products | |
| JPH0511022A (en) | Circuit board inspecting device | |
| CN117054700A (en) | Integrated circuit testing methods and testing systems | |
| JPS6317015Y2 (en) |