CS257865B1 - Connected for time intervals with programmable counters and computer - Google Patents
Connected for time intervals with programmable counters and computer Download PDFInfo
- Publication number
- CS257865B1 CS257865B1 CS855541A CS554185A CS257865B1 CS 257865 B1 CS257865 B1 CS 257865B1 CS 855541 A CS855541 A CS 855541A CS 554185 A CS554185 A CS 554185A CS 257865 B1 CS257865 B1 CS 257865B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- programmable
- inputs
- wiring
- Prior art date
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Abstract
Zapojení řeší měření n Sašových intervalů s programově volitelnou minimální a maximální hodnotou měření pro případy, v nichž požado vaná přesnost měření vyžaduje použít periodu mařicích impulsů, která je kratší než dovolená minimální perioda impulsů na čítačích vstupech programovatelných čítačů. Podstatou řešení je blok programovatelných čítačů, blok vratných čítačů, dekodér a n-násobné dvouvstupové hradlo s pamětí, které jsou zapojeny tak, že výstupy vratných čítačů jsou přes dekodér spojeny se vstupy programovatelných čítačů a s odčítacími vstupy vratných čítačů, jejichž čítači vstupy jsou spojeny s výstupy n-násobného dvouvstupo- vého hradla s pamětí. Z programovatelných čí tačů do počítače jsou vyšší řády přenášeny po ukončení cyklu měření a nižší řády po ukončení cyklu přepisu hodnot z vratných do programova telných čítačů. Podle rozhraní zdroje intervalů a počítače jsou uvedeny varianty řešení. Zapo jení může být využito zejména pro měření vzdá leností laserovým nebo radiolokačním dálkomě- rem.The circuit solves the measurement of n Saš intervals with a program-selectable minimum and maximum measurement value for cases in which the required measurement accuracy requires using a period of interrupting pulses that is shorter than the minimum allowed pulse period on the counter inputs of programmable counters. The essence of the solution is a block of programmable counters, a block of reciprocating counters, a decoder and an n-fold two-input gate with memory, which are connected in such a way that the outputs of the reciprocating counters are connected via the decoder to the inputs of the programmable counters and to the subtraction inputs of the reciprocating counters, whose counter inputs are connected to the outputs of the n-fold two-input gate with memory. Higher orders are transferred from the programmable counters to the computer after the end of the measurement cycle and lower orders after the end of the cycle of rewriting values from the reciprocating to programmable counters. Solution variants are given according to the interface of the interval source and the computer. The connection can be used especially for measuring distances with a laser or radar rangefinder.
Description
Vynález se týká zapojení pro měření časových intervalů programovatelnými čítači a počítačem mezi okamžikem příchodu prvního měřeného impulsu a okamžiky příchodu těch následujících nejvýše n měřených impulsů, pro které platí vztahThe invention relates to a circuit for measuring time intervals by programmable counters and a computer between the moment of arrival of the first measured pulse and the moment of arrival of the following maximally n measured pulses to which the relation applies
Snin ti Snax kde tm£n t jsou předem programem z počítače volitelné hodnoty a pro případy, při nichž požadovaná přesnost měření časových intervalů vyžaduje použít měřicí čítané impulsy, jejichž perioda je kratší, nežli je minimální dovolená hodnota periody impulsů na vstupu programovatelných čítačů.Snin ti Snax where t m £ n t are programmable pre-program values from the computer and for cases where the required accuracy of time intervals requires the use of counting count pulses whose period is shorter than the minimum allowable pulse period value at the programmable counter input.
Dosud známá zapojení pro měření časových intervalů počítačem jsou ve výše uvedených případech založena na použití rychlých čítačů pro čítání měřicích impulsů, jejichž stav po ukončeném měření je zaváděn do počítače prostřednictvím dalších obvodů paralelního nebo paralelně sériového rozhraní, přičemž zavádění hodnot t . a t je prováděno pomocí dalších logických mm max sekvenčních obvodů.In the above cases, the known computer-based time intervals are based on the use of fast counters for counting measuring pulses, the state of which, after the measurement is completed, is fed to the computer via other parallel or parallel serial interface circuits. and t is performed using additional logic mm max sequential circuits.
Nevýhodou těchto zapojení je nutnost použití většího počtu integrovaných logických obvodů, a tím i zhoršení technicko-ekonomických ukazatelů výsledného řešení v důsledku většího objemu, nižší spolehlivosti a vyšších nákladů na výrobu.The disadvantage of these wiring is the necessity to use more integrated logic circuits and thus the deterioration of the technical-economic indicators of the resulting solution due to higher volume, lower reliability and higher production costs.
Výše uvedené nedostatky jsou odstraněny zapojením podle vynálezu, jehož podstata spočívá v tom, že třetí vstup zapojení je spojen se vstupem přepínaného signálu dvoustavového přepínače, jehož prvý výstup je spojen s prvým společným vstupem n-násobného dvouvstupového hradla s pamětí a jehož druhý výstup je spojen s prvým vstupem n-stavového přepínače, jehož n výstupů je po řadě spojeno s n individuálními vstupy n-násobného dvouvstupového hradla s pamětí, jehož třetí společný vstup je spojen se vstupem měřicích impulsů zapojení a jehož n individuálních výstupů je po řadě spojeno s n čítacími vstupy bloku vratných čítačů, jehož n prvých výstupů je po řadě spojeno s n prvými individuálními vstupy dekodéru a jehož n druhých výstupů je po řadě spojeno jednak s n třetími detekčními vstupy detektoru, a jednak s n druhými individuálními vstupy dekodéru, jehož n druhých výstupů je spojeno s n odčítacími vstupy bloku vratných čítačů a jehož n prvých výstupů je po řadě spojeno s n čítacími vstupy bloku programovatelných čítačů, přičemž jeden libovolný z těchto n prvých výstupů je spojen s {n+1) . čítacím vstupem bloku programovatelných čítačů, jehož druhý programovatelný výstup je spojen s druhým přepínacím vstupem dvoustavového přepínače a jehož prvý programovatelný výstup je spojen s druhým společným vstupem n-násobného dvouvstupového hradla s pamětí, jehož řídicí výstup je spojen jednak s prvým detekčním vstupem detektoru a jednak s druhým hradlovacím vstupem bloku programovatelných čítačů, přičemž vstup pomocných impulsů zapojení je spojen s druhým společným vstupem dekodéru, přičemž prvý vstup zapojení je spojen s prvým vstupem paměti režimu měření, přičemž druhý vstup zapojení je spojen jednak s prvým přepínacím vstupem dvoustavového přepínače, jednak s druhým vstupem n-stavového přepínače, jednak s prvým vstupem bloku vratných čítačů a jednak s druhým vstupem paměti režimu měření, jejíž výstup je spojen jednak s prvým společným vstupem dekodéru, jednak s druhým detekčním, vstupem detektoru a jednak s prvým hradlovacím vstupem bloku programovatelných čítačů, jehož řídicí vstup je spojen s šestým vstupem zapojení, a jehož datový vstup/výstup je spojen s datovým vstup/výstupem zapojení, přičemž výstup detektoru je spojen s prvým výstupem zapojení, řídicí vstup detektoru je spojen se sedmým vstupem zapojení.The above drawbacks are eliminated by the circuit according to the invention, which is characterized in that the third circuit input is coupled to the switched signal input of the two-state switch, the first output of which is connected to the first common input of the n-fold dual input gate. with the first input of the n-state switch, whose n outputs are connected sequentially with the individual inputs of the n-fold dual-input gate with memory, the third common input is connected with the input of the measuring pulse of the wiring and whose n individual outputs are connected sequentially with the counting inputs of the block return counters, whose n first outputs are connected to the first individual inputs of the decoder and whose n second outputs are connected to the third detection inputs of the detector, and to the second individual inputs of the decoder, whose n second outputs are connected n read inputs of the counter counter block and whose n first outputs are connected in sequence to the n counter inputs of the programmable counter block, any one of these n first outputs being connected to (n + 1). a counting input of a programmable counter block whose second programmable output is coupled to a second switching input of a two-state switch and whose first programmable output is coupled to a second common n-fold dual-input gate memory input, the control output of which is connected to the first detector input; with a second gate input of the programmable counter block, wherein the auxiliary pulse input is coupled to the second common decoder input, the first circuit input is coupled to the first measurement mode memory input, the second circuit input being coupled to the first switching state of the two-state switch; the second input of the n-state switch, both with the first input of the counter counter block and with the second input of the measurement mode memory, the output of which is connected to the first common input of the decoder and the second detector the first input of the detector and the first gating input of the programmable counter block, the control input of which is connected to the sixth wiring input, and whose data input / output is connected to the data input / output wiring, the detector output is connected to the first wiring output the detector input is connected to the seventh wiring input.
Spojením vratných čítačů s programovatelnými čítači přes dekodér je dosaženo jednoduššího obvodového zapojení pro přesná měření časových intervalů a zavádění naměřených hodnot do počítače v porovnání s dosud známými zapojeními, přičemž je umožněno i jednoduché programovatelné určování rozsahu měřených hodnot.By connecting reversing counters to programmable counters via a decoder, a simpler circuit connection is obtained for accurate time intervals and the introduction of the measured values into a computer compared to the prior art connections, while allowing a simple programmable determination of the range of measured values.
Na obr. 1 a obr. 2 je uvedeno schéma obecného řešení zapojení podle vynálezu. Na obr. 14 a obr. 15 jsou uvedena schémata upravených obecných řešení zapojení podle vynálezu pro dva další způsoby generováním měřených impulsů. Na obr. 3 až obr. 12 jsou uvedeny příklady kon3 krétního zapojení jednotlivých bloků obecného řešení tak, že na obr. 3 je pamět režimu měření A, na obr. 4 dvoustavový přepínač B, na obr. 5, 6 a 7 jsou uvedeny varianty řešení n-stavového přepínače C pro n = l, 2an>2, na obr. 8 je uvedeno n-násobné dvouvstupové hradlo s pamětí D se dvěma variantami konkrétního provedení řídicího výstupu D6 pro základní zapojení podle obr. 1 a 14 a upravené zapojení podle obr. 15. Na obr. 9 je uvedeno schéma i-tého vratného čítače E, na obr. 10 schéma dekodéru čítaných impulsů F pro i-tý dekodér, na obr. 11 je schéma detektoru ukončení cyklu H a na obr. 12 je schéma tří programovatelných čítačů, tj. pro n = 2 se dvěma variantami konkrétního provedení programovatelného výstupu G4 pro základní a upravené zapojení podle obr. 15. Na obr. 13 je uveden časový diagram činnosti příkladu konkrétního zapojení podle vynálezu pro základní zapojení.Figures 1 and 2 show a schematic of a general circuit diagram according to the invention. Figures 14 and 15 show schematics of modified general circuit solutions according to the invention for two other ways by generating the measured pulses. Fig. 3 to Fig. 12 show examples of specific connection of individual blocks of the general solution, so that Fig. 3 shows the measurement mode memory A, Fig. 4 the two-state switch B, Figs. 5, 6 and 7 show variants solution of n-state switch C for n = 1, 2 and n> 2, Fig. 8 shows n-fold dual-input gate with memory D with two variants of concrete design of control output D6 for basic connection according to figures 1 and 14 and modified connection according to Fig. 9 shows a diagram of the i-th return counter E, Fig. 10 a diagram of the counted pulse decoder F for the i-th decoder, Fig. 11 is a diagram of the cycle end detector H, and Fig. 12 is a diagram of three programmable counters, ie for n = 2 with two variants of a particular embodiment of the G4 programmable output for the basic and modified circuit according to Fig. 15. Fig. 13 shows a timing diagram of an example of a specific circuit according to the invention p ro basic connection.
Podstatu zapojení podle vynálezu, která je naznačena na schématech obecného řešení na obr. 1 a obr. 2, tvoří:The principle of the circuit according to the invention, which is indicated in the general solution diagrams in FIGS. 1 and 2, consists of:
blok programovatelných čítačů G s prvním G1 a s druhým G2 hradlovacím vstupem, společným pro všech (n + 1) programovatelných čítačů, s (n+1) čítacími vstupy G3i pro každý z (n+1) programovatelných čítačů, s prvým programovatelným výstupem G4, pro výstup signálu dosažení maximální programovatelné hodnoty některým z prvních 1 až n programovatelných čítačů, s druhým programovatelným výstupem G5 z (n+1). programovatelného čítače, s řídicím vstupem G6 pro vstup řídicích a výběrových signálů z počítače, s datovým vstup/výstupem G7 pro výměnu dat s počítačem;programmable counter block G with first G1 and second G2 gating input common to all (n + 1) programmable counters, with (n + 1) counting inputs G3i for each of (n + 1) programmable counters, with first programmable output G4, for the signal output to reach the maximum programmable value by one of the first 1 to n programmable counters, with the second programmable output G5 z (n + 1). a programmable counter, with control input G6 for input of control and selection signals from the computer, with data input / output G7 for data exchange with the computer;
blok vratných čítačů E, obsahující n vratných čítačů, s prvným vstupem El pro nastaveni počáteční hodnoty všech n vratných čítačů, s n čítacími vstupy E2i a s n odčítacími vstupy E3i, s n prvými výstupy E4i pro výstup čítaných impulsů s m-násobně prodlouženou periodou vzhledem k periodě impulsů na čítačích vstupech E2i, s n druhými výstupy E5i z detek torů počátečního stavu vratných čítačů;return counter block E, containing n return counters, with a first input E1 to set the initial value of all n return counters, s with counting inputs E2i and with subtracting inputs E3i, with the first outputs E4i for outputting counted pulses with m times longer period relative to the pulse period on the counter inputs E2i, s with the second outputs E5i from the initial state detectors of the return counters;
dekodér F, obsahující n shodných dekodérů čítaných impulsů s prvým F1 a druhým F2 společným vstupem všech n dekodérů, s n prvými F3i a s n druhými F4i indivudálnimi vstupy, v nichž každá i-tá dvojice je určena pouze pro i-tý z n shodných dekodérů a s n prvými F5i a s n druhými F6i výstupy každého z n shodných dekodérů;a decoder F comprising n identical counted pulse decoders with the first F1 and second F2 common input of all n decoders, with the first F3i and with the second F4i indivudal inputs, in which each i-th pair is only for i-th identical matching decoders and the first F5i and with second F6i outputs of each of the n-decoders;
n-násobné dvouvstupové hradlo s pamětí D, ve kterém n dvouhodnotových pamětí intervalů řídí průchod hradlovanýoh impulsů na n výstupů, s prvým Dl a druhým D4 společným vstupem pro zápis v uvedeném pořadí jedné otvírací a druhé zavírací hodnoty do všech n pamětí intervalů, s třetím společným vstupem D3 pro vstup hradlovaných impulsů, s n individuálními vstupy D21 pro zápis pouze druhé, zavírací hodnoty do jednotlivých pamětí intervalů, s n individuálními výstupy D5i jednotlivých hradel, s řídicím výstupem D6 pro výstup signálu uzavření všech n dvouvstupovýoh hradel a se čtvrtým společným vstupem D7 pro zápis druhé, zavírací hodnoty do všech n pamětí intervalů;n-multiple dual-input gate with memory D, in which n double-valued interval memories control the passage of gated pulses to n outputs, with first D1 and second D4 common input for writing one opening and second closing values respectively to all n interval memories, with third with common input D3 for input of gated pulses, with individual inputs D21 for writing only second, closing values into individual interval memories, with individual outputs D5i of individual gates, with control output D6 for output signal of closing all n two-input gates and with fourth common input D7 for writing a second, closing value to all n interval memories;
n-stavový přepínač C s nastavením počátečního stavu a postupným přepínáním, řízeným od přepínaného signálu, s prvým vstupem Cl přepínaného a přepínajícího signálu, s druhým vstupem C2 pro nastavení počátečního stavu a s n výstupy C3i pro i = 1, 2, ... n;n-state switch C with initial state setting and sequential switching controlled from the switched signal, with first input C1 of the switching and switching signal, with second input C2 for setting the initial state and with n outputs C3i for i = 1, 2, ... n;
dvoustavový přepínač B se vstupem Bl přepínaného signálu, s prvým B3 a s druhým B2 přepínacími vstupy pro nastavení přepínače do prvého a druhého stavu, s prvým B4 a druhým B5 výstupem a případně se třetím přepínacím vstupem B6 pro nastavení přepínače do druhého stavu;a two-state switch B with a switch signal input B1, a first B3 and a second B2 switch input to set the switch to the first and second states, a first B4 and a second B5 output, and optionally a third switch input B6 to set the switch to the second state;
pamět režimu měření A s prvým Al a druhým A2 vstupem pro zápis jedné a druhé hodnoty, s výstupem A3 pro výstup zapsané hodnoty a případně se třetím vstupem A4 pro zápis druhé hodnoty;measurement mode memory A with a first A1 and a second A2 input for writing one and a second value, with an output A3 for outputting a written value and optionally a third input A4 for writing a second value;
detektor H s prvým H1 a druhým H2 detekčním vstupem a s n třetími H3i detekčními vstupy pro i=l, 2, ... n s řídicím vstupem H4 pro programovatelné ukončení výstupního signálu a s výstupem H5 pro výstup signálu ukončení cyklu měření a cyklu přepisu;a detector H with a first H1 and a second H2 detection input and with n third H3i detection inputs for i = 1, 2, ... n with a control input H4 for programmable termination of the output signal and with output H5 for output of the cycle and transmit cycle termination signal;
které jsou spojeny, jak je naznačeno ve schématech obecného řešení na obr. 1 a obr. 2, tak, še třetí vstup X3 zapojení, určený pro vstup měřených impulsů, je spojen se vstupem Bl přepínaného signálu dvoustavového přepínače B, jehož prvý výstup B4 je spojen s prvým společným vstupem Dl n-násobného dvouvstupového hradla s pamětí D, a jehož druhý výstup B5 je spojen s prvým vstupem Cl n-stavového přepínače C, jehož n výstupů C3i je po řadě spojeno s n individuálními vstupy D2i n-násobného dvouvstupového hradla s pamětí D, jehož třetí společný vstup D3 je spojen se vstupem měřicích impulsů X4 zapojení a jehož n individuálních výstupů D5i je po řadě spojeno s n čítacími vstupy E2i bloku vratných čítačů E, jehož n prvých výstupů E4i je po řadě spojeno s n prvými individuálními vstupy F3i dekodéru F .a jehož n druhých výstupů E5i je po řadě spojeno jednak s n třetími detekčními vstupy H3i detektoru H a jednak s n druhými individuálními vstupy F4i dekodéru F, jehož n druhých výstupů F6i je spojeno s n odčítacími vstupy E3i. bloku vratných čítačů E a jehož n prvých výstupů F5i je po řadě spojeno s n čítacími vstupy G3i bloku programovatelných čítačů G, přičemž jeden libovolný z těchto n prvých výstupů F5i je spojen s (n + 1) citacím vstupem G3 (n+lj, bloku programovatelných čítačů G, jehož druhý programovatelný výstup G5 je spojen s druhým přepínacím vstupem B2 dvoustavového přepínače B a jehož prvý programovatelný výstup G4 je spojen s druhým společným vstupem D4 n-násobného dvouvstupového hradla s pamětí D, jehož řídicí výstup D6 je spojen jednak s prvým detekčním vstupem H1 detektoru H a jednak s druhým hradlovacím vstupem G2 bloku programovatelných čítačů G, přičemž vstup X5 pomocných impulsů zapojení je spojen s druhým společným vstupem F2 dekodéru 1 přičemž první vstup XI zapojení je spojen s prvým vstupem Al paměti režimu měření A, přičemž druhý vstup X2 zapojení je spojen jednak s prvým přepínacím vstupem B3 dvoustavového přepínače B, jednak s druhým vstupem C2 n-stavového přepínače C, jednak s prvým vstupem El bloku vratných Čítačů E a jednak s druhým vstupem A2 paměti režimu měření A, jejíž výstup A3 je spojen jednak s prvým společným vstupem F1 dekodéru F, jednak s druhým detekčním vstupem H2 detektoru H a jednak s prvým hradlovacím vstupem G1 bloku programovatelných čítačů G, jehož řídicí vstup G6 je spojen s Šestým vstupem zapojení X6 a jehož datový vstup/výstup G7 je spojen se vstupem/výstupem XY2 zapojení, přičemž výstup H5 detektoru H je spojen s prvým výstupem Y1 zapojení a řídicí vstup H4 detektoru H je spojen se sedmým vstupem X7 zapojení.1 and 2, so that the third wiring input X3, intended for the input of the measured pulses, is connected to the input B1 of the switched signal of the two-state switch B, whose first output B4 is connected to the first common input D1 of the n-fold dual-input gate with memory D, and whose second output B5 is connected to the first input C1 of the n-state switch C, whose n outputs C3i are connected in series with individual inputs D2i memory D, whose third common input D3 is connected to the input of the measuring pulses X4 of the wiring and whose n individual outputs D5i are connected in series with the counting inputs E2i of the counter E, whose n first outputs E4i are connected in series with the first individual inputs F3i F. And whose n second outputs E5i are connected to the third detection inputs H3i which H and on the other hand the n second individual inputs F4i of the decoder F, whose n second outputs F6i are connected to n subtraction inputs E3i. of the counter counter E and whose n first outputs F5i are connected in series with counting inputs G3i of the programmable counter block G, one of these n first outputs F5i is connected to the (n + 1) citation input G3 (n + 1j, programmable block) counters G, whose second programmable output G5 is coupled to the second switching input B2 of the two-state switch B and whose first programmable output G4 is coupled to the second common input D4 of the n-multiple dual-input gate with memory D, whose control output D6 is connected to the first detection input H1 of detector H and second gate G2 of programmable counter block G, where input X5 of the auxiliary pulses is connected to the second common input F2 of decoder 1, the first input XI of the connection is connected to the first input A1 of measurement mode memory A, The X2 wiring is connected to the first switch input B3 of the two-state switch B, on the one hand with the second input C2 of the n-state switch C, on the other hand with the first input E1 of the return counter block E, and with the second input A2 of the measurement mode memory A whose A3 is connected to the first common input F1 of the decoder F , on the one hand with the second detection input H2 of the detector H and on the other hand with the first gating input G1 of the programmable counter block G, whose control input G6 is connected to the Sixth input X6 and whose data input / output G7 is connected to the input / output XY2, The detector H5 is connected to the first wiring output Y1 and the control input H4 of the detector H is connected to the seventh input X7 of the wiring.
Pro uvedení zapojení podle vynálezu do správného počátečního stavu je zapojení vybaveno osmým vstupem X8, který je spojen se čtvrtým společným vstupem D7 n-násobného dvouvstupového hradla s pamětí D, se třetím přepínacím vstupem B6 dvoustavového přepínače B a se třetím vstu pem A4 paměti režimu měření A.In order to bring the circuit according to the invention to the right initial state, the circuit is equipped with an eight input X8 which is coupled to the fourth common input D7 of a n-fold dual-input gate with memory D, a third switch input B6 of the two-state switch B and a third input AND.
Hodnota i-tého časového intervalu t^, měřená s využitím zapojení podle vynálezu je v počítači počítána ze vztahu t· (P. . m + V.) . t (2) v němž i = 1, 2, ... n je index měřeného intervalu, t je perioda měřicích impulsů přiváděných na vstup X4 zapojení, m je modul čítání vratných čítačů, *The value of the i-th time interval t,, measured using the circuit according to the invention, is computed in the computer from the relation t ((P. m + V). t (2) where i = 1, 2, ... n is the measured interval index, t is the period of the measuring pulses applied to the input X4 of the circuit, m is the counter of the counter counters, *
např. pro k-řádový binární čítač m = 2 , je počet impulsů načítaných v i-tém programovatelném čítači v bloku programovatelných čítačů G v okamžiku dokončení cyklu měření.for example, for a k-order binary counter m = 2, the number of pulses read in the i-th programmable counter in the programmable counter block G at the time the measurement cycle is completed.
V počítači je hodnota P^ počítána ze vztahuOn a computer, the value of P ^ is calculated from the relationship
Ρχ = M - p± + 1 (3) ve kterém:Ρ χ = M - p ± + 1 (3) in which:
M je hodnota zapisovaná do programovatelného čítače před zahájením měření, stanovena např. z podmínky M = W(t · - 1 <4>M is the value written to the programmable counter before the measurement starts, eg determined from the condition M = W (t · - 1 <4>
je hodnota přečtená z i-tého programovatelného čítače do počítače na základě výstupního signálu Yl ze zapojení po ukončení cyklu měření, .is the value read from the i-th programmable counter to the computer based on the output signal Y1 from the wiring after the end of the measurement cycle,.
je počet impulsů načítaných v i-tém vratném čítači modulo m v okamžiku dokončení cyklu měřeníis the number of pulses read in the i-th reversible counter modulo m at the completion of the measurement cycle
Vj_ = 0, 1, ... (m - 1)V j = 0, 1, ... (m - 1)
V počítači je hodnota počítána ze vztahu ν± = M - vi + 1 (5) ve kterém:In a computer, the value is calculated from the equation ν ± = M - v i + 1 (5) in which:
M je hodnota zapisovaná do i-tého programovatelného čítače před zahájením cyklu přepisu, stanovená z podmínkyM is the value written to the i-th programmable counter before the start of the rewriting cycle, determined from the condition
M > m (6) v^ je hodnota přečtená z i-tého programovatelného čítače do počítače na základě výstupního signálu Yl ze zapojení po ukončení cyklu přepisu.M> m (6) v je is the value read from the i-th programmable counter to the computer based on the output signal Y1 from the wiring after the end of the transcription cycle.
Uvedené vztahy (3) až (6) jsou důsledkem faktu, že programovatelný čítač musí impulsy přiváděné na jeho čítači vstup od naprogramované hodnoty M odčítat a hodnotu M v daném progra movaném módu činnosti (viz dále) přiřazuje až intervalu, následujícím za prvním přivedeným čítaným impulsem.The above relations (3) to (6) are due to the fact that the programmable counter must subtract the pulses supplied to its counter from the programmed value M and assigns the value M in the programmed mode of operation (see below) up to the interval following the first impulse.
Do (n + 1). programovatelného čítače je před zahájením měření vložena hodnota M(n + 1), která pro daný mód činnosti (viz dále) je například stanovena z podmínkyDo (n + 1). programmable counter, before the start of the measurement, the value M (n + 1) is entered, which for the given mode of operation (see below) is, for example, determined from the condition
M(n + 1) = tmin/(m . t) - 1 (7)M (n + 1) = t min / (m t) -1 (7)
Měření časových ini ‘-valů zapojením podle vynálezu je prováděno následujícím postupem.The measurement of the time intervals by the circuit according to the invention is carried out as follows.
Po uvedení zapojení do po. ·očního stavu signálem na vstupu X8 a naprogramováním hodnot do bloku programovatelných čítačů G je cyklus měření zahájen signálem na druhém vstupu X2 zapojení.After putting the wiring into po. · The ophthalmic state by a signal at input X8 and by programming the values to the programmable counter block G, the measurement cycle is initiated by a signal at the second input X2 of the wiring.
Prvním následujícím impulsem, přivedeným na třetí vstup X3 zapojení, je přes výstup B4 a výstupy D5i zahájeno měření intervalů čítáním impulsů ze vstupu X4 zapojení v čítačích E a G»The first subsequent pulse, applied to the third input X3 of the wiring, initiates the measurement of the intervals via output B4 and outputs D5i by counting the pulses from the input X4 of the wiring in counters E and G »
Je-li na vstup G3 (n + 1) programovatelného čítače přivedeno (M(n +1)+1) impulsů, pak prostřednictvím signálu na druhém programovatelném výstupu G5 je přes druhý přepínací vstup B2 přepnut přepínač B a následující impulsy na vstupu X3 postupně ukončí přes výstupy C3i čítání impulsů v čítačích E a G. Tím jsou změřené hodnoty časových intervalů v čítačích uchovány.If (M (n +1) +1) pulses are applied to input G3 (n + 1) of the programmable counter, then the switch B and the subsequent pulses on input X3 are switched via the second switch input B2 through the signal on the second programmable output G5. terminates the counting of the pulses in counters E and G via the outputs C3i. This saves the measured values of the time intervals in the counters.
Dosáhne-li n-tý programovatelný čítač hodnotu M, pak signál na jeho programovatelném výstupu G4 prostřednictvím druhého společného vstupu D4 n-násobného dvouvstupového hradla s pamětí D ukončí cyklus měření a prostřednictvím výstupu D6 signalizuje ukončení cyklu měření na prvý detekční vstup Hl detektoru H. Pokud (n + 1) měřený impuls na vstupu X3 přijde před dosažením hodnoty řmax, pak bude cyklus měření ukončen obdobným způsobem, ale na základě signálu na n-tém výstupu C3n n-stavového přepínače C místo na základě signálu z výstupu G4.If the n-th programmable counter reaches M, then the signal at its programmable output G4 through the second common input D4 of the n-fold dual-input gate with memory D terminates the measurement cycle and via output D6 signals the end of the measurement cycle to the first detection input H1 of detector H. If (n + 1) the measured pulse at input X3 arrives before reaching the max value, then the measurement cycle will be terminated in a similar manner, but based on the signal at the nth output C3n of the n-state switch C instead of the signal from output G4.
Po programovém sejmutí hodnot z programovatelných čítačů prostřednictvím řídicích a výběrových signálů přivedených z počítače na šestý vstup X6 zapojení a prostřednictvím datových vstupů/výstupů XY2 zapojení, je ve vhodný okamžik, prostřednictvím prvního vstupu XI, ukončen režim měření a je zahájen cykl přepisu. Prostřednictvím výstupu A3 paměti režimu měření A a prvého společného vstupu Fl, zahájí dekodér čítaných impulsů F s využitím pomocných impulsů na vstupu X5 přepis hodnot z vratných Čítačů do předem programově připravených programovatelných čítačů v bloku G. Ukončení cyklu přepisu všech hodnot do programovatelných čítačů je signalizováno na n druhých výstupech E5i bloku vratných čítačů a prostřednictvím třetích detekčních vstupů H3i detektoru ukončení cyklu H je signalizováno přes výstup H5 a výstup Y1 do počítače. Signály na vstupu X7 umožňují programově rušit signalizaci na výstupu Y1 zapojení, a tak připravovat detektor H k dalšímu použití.After programmatically capturing the values from the programmable counters via the control and selection signals applied from the computer to the sixth input X6 of the wiring and via the data inputs / outputs XY2 of the wiring, the measurement mode is terminated at the appropriate time by the first input XI. Through the measurement output A3 of the measurement mode memory A and the first common input F1, the counted pulse decoder F using the auxiliary pulses at input X5 starts transcribing the values from the return counters to the pre-programmed programmable counters in block G. at n second outputs of the counter counter block E5i and via the third detection inputs H3i of the cycle end detector H, it is signaled via output H5 and output Y1 to the computer. The signals on input X7 make it possible to programmatically cancel the signaling on output Y1 of the wiring, thus preparing the detector H for further use.
Je zřejmé, že pro případy, v nichž je požadována hodnota t £n = 0, není nutné realizovat (n + 1). programovatelný čítač. V tomto případě může být správné řízení dvoustavového přepínače B prostřednictvím druhého přepínacího vstupu B2 zabezpečeno náhradním spojením tohoto vstupu B2 místo s výstupem G5 s prvním výstupem B4 přepínače B.Obviously, for cases where the value t £ n = 0 is required, it is not necessary to realize (n + 1). programmable counter. In this case, proper control of the two-state switch B by means of the second switch input B2 can be provided by substituting this input B2 instead of the output G5 with the first output B4 of the switch B.
Jestliže zdroj měřených impulsů generuje měřené impulsy na dvou výstupech, z nichž jeden je vyhrazen pro výstup prvního impulsu a druhý pro výstup sledu n měřených impulsů, pak je zřejmé, že popsané zapojení podle vynálezu zabezpečí měření n časových intervalů podle upraveného obecného řešení vynálezu, jehož schéma je pro případ 0 uvedeno na obr. 14.If the source of the measured pulses generates the measured pulses at two outputs, one of which is reserved for the output of the first pulse and the other for the output of the sequence of the measured pulses, then it is obvious that the described circuit according to the invention provides the measurement of n time intervals. the diagram for case 0 is shown in Fig. 14.
Třetí vstup X3 měřených impulsů je zdvojen, přičemž prvý ze zdvojených vstupů X3(n 4- 1) je přímo spojen s prvým společným vstupem Dl n-násobného dvouvstupového hradla s pamětí D a druhý ze zdvojených vstupů X3n je spojen s prvním vstupem Cl n-stavového přepínače bud přímo, v případě t . = 0 nebo přes dvouvstupové hradlo L, jehož druhý vstup L2 je spojen s druhým výstupem G5 bloku programovatelných čítačů G v případě > 0. Přepínač B je v tomto případě ze zapojení vyloučen.The third input X3 of the measured pulses is doubled, the first of the double inputs X3 (n-4) is directly connected to the first common input D1 of the n-fold dual-input gate with memory D and the second of the double inputs X3n is connected to the first input Cl n- the status switch either directly, in case t. = 0 or via a two-input gate L whose second input L2 is connected to the second output G5 of the programmable counter block G in the case of> 0. In this case, switch B is excluded from the wiring.
Jestliže zdroj měřených impulsů generuje měřené impulsy na (n + 1) výstupech, z nichž jeden je vyhrazen pro výstup prvního impulsu, pak popsané zapojení podle vynálezu zabezpečí měření n časových intervalů podle upraveného obecného řešení vynálezu, jehož schéma je uvedeno pro případ θ na obr. 15. Třetí vstup X3 je proveden jako (n + 1) násobný, přičemž prvý z nich X3(η + 1) je přímo spojen s prvým společným vstupem Dl n-násobného dvouvstupového hradla s pamětí D a zbývajících n vstupů X3i jsou spojeny s n individuálními vstupy D2i uvedeného hradla D bud přímo v případě t . =0 nebo v případě t . >0 přes n-násobné dvouvstupové hradlo K, jehož hradlovací vstup Kl je spojen s druhým výstupem G5 bloku programovatelných čítačů G.If the source of the measured pulses generates the measured pulses on the (n + 1) outputs, one of which is reserved for the output of the first pulse, then the circuit according to the invention described will provide measurement of n time intervals according to the modified general solution of the invention; 15. The third input X3 is made as (n + 1) multiple, the first of which X3 (η + 1) is directly connected to the first common input D1 of the n-fold dual-input gate with memory D and the remaining n inputs X3i are connected to the individual inputs D2i of said gate D either directly in case t. = 0 or t. > 0 through n-fold double-entry gate K, whose gating input K1 is connected to the second output G5 of the programmable counter block G.
Dále je zřejmé, že v závislosti na konkrétním typu a vybavení počítače, ke kterému bude zapojení podle vynálezu připojováno, může být detektor H, jehož výstup není vnitřním spojem zapojení, ze zapojení vypuštěn nebo může být řešen odchylně. V tom případě se řídicí výstup D6 n-násobného hradla s pamětí Dan druhých výstupů E5i vratných čítačů E stávají novými výstupy ze zapojení na místo výstupu Y1 a vstupu X7 zapojení.Further, it will be appreciated that, depending on the particular type and equipment of the computer to which the wiring according to the invention is to be connected, the detector H, whose output is not an internal wiring connection, may be omitted from the wiring or may be deviated. In this case, the control output D6 of the n-multiple gate with the memory Dan of the second outputs E5i of the return counters E becomes the new outputs from the wiring to the output Y1 and the wiring input X7.
Obdobně, při splnění určitých podmínek může být zabezpečeno měření časových intervalů, bude-li pamět režimu měření A a vstup XI nahrazen novým prvním vstupem XI zapojení, který bude spojen s prvým společným vstupem FI dekodéru F s prvým hradlovacím vstupem Gl bloku programovatelných čítačů G a druhým detekčním vstupem H2 detektoru H na místo dosavadního výstupu A3 paměti režimu měření A.Similarly, under certain conditions, measurement of time intervals can be provided if the measurement mode memory A and input XI are replaced by a new first wiring input XI that is coupled to the first common FI input of decoder F with the first gating input G1 of the programmable counter block G and through the second detection input H2 of the detector H in place of the previous output A3 of the measurement mode A memory.
Vzhledem k tomu, že po ukončeném měření se zapojení podle vynálezu samočinně vrací do správného počátečního stavu, je možné osmý vstup X8 zapojení nepřipojit na některý z dále uvedených vstupů D7, A4, B6 a zavedeni jednoznačného počátečního stavu zapojeni zabezpečit zanedbáním výsledků prvního případně i druhého provedeného měření n-intervalů.Since the circuit according to the invention automatically returns to the correct initial state after completion of the measurement, the eighth input X8 of the circuit can not be connected to any of the following inputs D7, A4, B6 and the introduction of a clear initial state is ensured n-intervals measurement.
Spojením vratných čítačů E s programovatelnými čítači G přes dekodér F je dosaženo jednoduššího obvodového zapojení pro přesná měření časových intervalů a zavádění naměřených hodnot do počítače v porovnání s dosud známými zapojeními, přičemž je umožněno i jednoduché programovatelné určování rozsahu měřených hodnot.By connecting the return counters E to the programmable counters G via a decoder F, a simpler circuit circuit for accurate measurement of time intervals and the introduction of the measured values into the computer as compared to the prior art circuitry is achieved, while a simple programmable range determination.
Na obr. 1 a obr. 2 je uvedeno schéma obecného řešení zapojení podle vynálezu. Na obr. 14 a obr. 15 jsou uvedena schémata upravených obecných řešení zapojení podle vynálezu pro dva další způsoby generování měřených impulsů. Na obr. 3 až obr. 12 jsou uvedeny příklady konkrétního zapojení jednotlivých bloků obecného řešení tak, že na obr. 3 je pamět režimu měřeni A, na obr·. 4 dvoustavový přepínač B, na obr. 5, 6 a 7 jsou uvedeny varianty řešení n-stavového přepínače C pro n=l, 2 a n 2, na obr. 8 je uvedeno n-násobné dvouvstupové hradlo s pamětí D se dvěma variantami konkrétního provedení řídicího výstupu D6 pro základní zapojení podle obr. 1 a 14 upravené zapojení podle obr. 15. Na obr. 9 je uvedeno schéma i-tého vratného čítače E, na obr. 10 schéma dekodéru čítaných impulsů F pro i-tý dekodér, na obr. 11 je schéma detektoru ukončení cyklu H a na obr. 12 je schéma tří, programovatelných čítačů, tj. pro n = 2 se dvěma variantami konkrétního provedení programovatelného výstupu G4 pro základní a upravené zapojení podle obr. 15. Na obr. 13 je uveden časový diagram činnosti příkladu konkrétního zapojení podle vynálezu pro základní zapojení.Figures 1 and 2 show a schematic of a general circuit diagram according to the invention. Figures 14 and 15 show schematics of modified general circuit solutions according to the invention for two other ways of generating the measured pulses. Fig. 3 to Fig. 12 show examples of the particular wiring of the individual blocks of the general solution such that Fig. 3 shows the memory of the measurement mode A; Fig. 4 shows the two-state switch B, Figs. 5, 6 and 7 show variants of the n-state switch C for n = 1, 2 and 2; Fig. 8 shows a n-fold dual-input gate with memory D with two variants 1 and 14, the modified circuit according to FIG. 15. FIG. 9 shows the diagram of the i-th return counter E, FIG. 10 shows the diagram of the counted pulse decoder F for the i-th decoder, FIG. Fig. 11 is a diagram of the cycle end detector H, and Fig. 12 is a diagram of three programmable counters, i.e., for n = 2 with two variants of a particular embodiment of the G4 programmable output for the basic and modified connections of Fig. 15. a timing diagram of an example of a particular circuit according to the invention for a basic circuit.
Blok tří programovatelných čítačů na obr. 12 umožňuje prostřednictvím datových vstupů/ /výstupů G7 a adresních výběrových a řídicích vstupů G6 programem z počítače zapisovat a číst obsah libovolného ze tří čítačů a programem z počítače nastavovat mód jejich činnosti.The block of three programmable counters in Fig. 12 allows the program to write and read the contents of any of the three counters via the G7 data inputs / outputs and the address selection and control inputs G6, and to set the mode of operation from the computer.
Každý programovatelný čítač je dostupný prostřednictvím jednoho hradlovacího vstupu g0, gl, g2 jednoho čitaciho vstupu C0, cl, c2 a jednoho programovatelného výstupu £0,, 01, 02. Hradlovací vstupy g0, gl, g2 jsou vzájemně spojeny a jsou řízeny dvouvstupovým logickým součinovým hradlem s inverzí, jehož dva vstupy tvoří první Gl a druhý G2 hradlovací vstupy bloku programovatelných čítačů G. Jestliže signál na libovolném vstupu Gl nebo G2 má hodnotu logické jedničky a druhý signál přejde z hodnoty logické jedničky do stavu logické nuly, je v programově připravených čítačích zahájeno čítání impulsů, přicházejících na čítači vstupy c0, cl, c2. Čítání je prováděno v závislosti na programovatelném modu činnosti, dokud oba signály na vstupech Gl a G2 nejsou uvedeny opět do počáteční hodnoty logické jedničky nebo dokud není přiveden programovatelný počet čítaných impulsů.Each programmable counter is accessible via one gating input g0, gl, g2, one counting input C0, cl, c2 and one programmable output 60, 01, 02. The gating inputs g0, gl, g2 are connected to each other and controlled by a two-input logic product. If the signal at any of the G1 or G2 inputs is logic 1 and the second signal goes from logic 1 to logic zero, it is in program-ready counters. counting of the pulses coming on the counter inputs c0, cl, c2 started. The counting is performed depending on the programmable mode of operation until both the signals at inputs G1 and G2 are returned to the initial value of the logic one or until a programmable number of counted pulses is applied.
První a druhý programovatelné čítače s čítacími vstupy cl a c2 mohou být programovány např. do modu činnosti označeného M5, ve kterém je na programovatelných výstupech 01 a 02, a tedy i na výstupu G4, generována trvale hodnota logické jedničky a pouze po přivedení předem do čítače vložené hodnoty (M + 1) impulsů, následujících za poslední nástupní hranou impulsu na hradlovacích vstupech gl, g2, vznikne na dobu periody jednoho čítaného impulsu hodnota logické nuly. Změny stavu programovatelných čítačů a též programovatelných výstupů G5,The first and second programmable counters with counting inputs c1 and c2 can be programmed, for example, into the mode of operation designated M5, in which the programmable outputs 01 and 02, and thus the output G4, generate a continuous value of logic one and only after an input value counter (M + 1) of pulses following the last pulse leading edge at the gating inputs g1, g2, a logic zero value is generated for the period of one counted pulse. Status changes of programmable counters as well as G5 programmable outputs,
G4 jsou odvozeny od přechodu signálů na čítačích vstupech G3i z hodnoty logické jedničky na nulu. Za předpokladu, že hodnota M je určena podle rovnice (4), bude nástupní hrana signálu na výstupu G4 zpožděna za začátkem měření intervalu o hodnotuG4 is derived from the transition of the signals on the counter inputs G3i from a logical one to zero. Assuming that the value of M is determined according to equation (4), the leading edge of the signal at output G4 will be delayed by the start of the interval measurement by the value
Tl = (M + 2) . t . m + z (8) která splňuje nerovnost max max (9) ve které z je hodnota obvodového zpoždění v přenosu čítaných impulsů D5i na výstup G4.T1 = (M + 2). t. m + z (8) which satisfies the inequality max max (9) in which z is the value of the circuit delay in the transmission of the counted pulses D5i to the output G4.
Programovatelný výstup pro výstup signálu dosažení maximální programovatelné hodnoty některým z 1 až n čítačů je na obr. 12 uveden ve dvou konkrétních provedeních G4 a G4/1. Pro základní zapojení podle obr. 1 a obr. 14 vyhovuje jako výstup G4 přímý programovatelný výstup z nejvyššího n-tého programovatelného čítače, tj. pro n = výstup 02. Pro upravené zapojení podle obr. 15 je nutné realizovat výstup G4/1 jako výstup n-vstupového součinového “hradla, jehož vstupy jsou spojeny, přerušovanou čárou, s programovatelnými výstupy 1. až n-tého programovatelného čítače, neboť nelze předem zaručit, na kterém ze vstupů X3i měřený impuls v intervalu t . , t nevznikne a neukončí činnost čítačů, zatímco pro zapojení podle obr. 1 min max a obr. 14 je vždy zaručeno, že pokud v daném intervalu nepřijde očekávaný počet n-impulsů, čítání n-tého programovatelného čítače nebude ukončeno vnějším měřeným impulsem X3nThe programmable output for outputting the maximum programmable signal by one of the 1 to n counters is shown in Fig. 12 in two specific embodiments G4 and G4 / 1. For the basic connection according to Fig. 1 and Fig. 14, the programmable output from the highest n-th programmable counter is suitable as output G4, ie for n = output 02. For modified connection according to Fig. 15 it is necessary to realize output G4 / 1 as output of the n-input product "gate, whose inputs are connected, by dashed line, to the programmable outputs of the 1 to n th programmable counter, since it cannot be guaranteed in advance of which of the inputs X3i the pulse measured at interval t. , t does not arise and does not terminate the operation of the counters, whereas for the connection according to Fig. 1 min max and Fig. 14 it is always guaranteed that if the expected number of n-pulses does not arrive in the given interval
Třetí programovatelný čítač na obr. 12 s čítacím vstupem c0 může být zejména s ohledem na úpravu zapojení podle obr. 14 a obr. 15 programován do modu činnosti označeném Ml, ve kterém je na výstupu 00, a tedy i výstupu G5, generována trvale hodnota logické jedničky, která se po přivedení prvního impulsu na čítači vstup C0, přicházejícího za nástupní hranou signálu na vstupu q0, mění, na dobu následujících M(n + 1) čítaných impulsů přivedených na vstup c0, na hodnotu logické nuly. Hodnota M(n + 1) je hodnota programově zapsaná do uvedeného třetího programovatelného čítače. Je-li tato hodnota stanovena podle rovnice (7), bude nástupní hrana impulsu na výstupu G5 zpožděna za začátkem měření intervalu o hodnotuThe third programmable counter in FIG. 12 with the counting input c0 can be programmed, in particular with respect to the circuit arrangement according to FIGS. 14 and 15, into the mode of operation designated M1, in which the output 00 and thus the output G5 generate a permanent value. The logic ones that, after applying the first pulse on the counter C0, coming behind the leading edge of the signal at the input q0, change to the value of logic zero for the following M (n + 1) counted pulses applied to the input c0. The value M (n + 1) is the value programmed into said third programmable counter. If this value is determined according to equation (7), the onset edge of the pulse at output G5 will be delayed by the start of the interval measurement by
T2 = (M(n + 1)+1) . t . m + z (10)T 2 = (M (n + 1) +1). t. m + z (9)
Po dosazení za M(n + 1) z rovnice (7)After substituting for M (n + 1) from equation (7)
(11) kde z je opět obvodové zpoždění v přenosu impulsů D5i na výstupu G5.(11) where z is again a circuit delay in pulse transmission D5i at output G5.
Z rovnic (10) a (8) je zřejmé, že programovatelné nastavování hodnot t . a t je možné min max provádět s minimálním přírůstkem nebo úbytkem o velikosti t . m, přičemž měření časových intervalů je prováděno s rozlišovací schopností doby periody t.It can be seen from equations (10) and (8) that the programmable setting of t values. and t, min max can be performed with a minimum increase or decrease of t. m, wherein the measurement of time intervals is performed with a time period resolution t.
Časový diagram na obr. 13 zachycuje průběh signálu na výstupu G5 pro M(n + 1) = 2, a tedy pro T2 - 3 . t . m a průběh signálu na výstupu G4 pro M = 2, a tedy pro Tl = 4 . t . m, přičemž zpoždění z je zanedbáno.The timing diagram in Fig. 13 shows the waveform of the output signal G5 for M (n + 1) = 2, and thus for T2 - 3. t. m and the waveform of the output at G4 for M = 2 and thus for Tl = 4. t. m, while the delay z is neglected.
Je zřejmé, že požadovaná funkce signálu na výstupu G5, tj. vznik zpožděné nástupní hrany, může být zabezpečena pouze tehdy, jestliže hodnota M(n + 1) > 1. V důsledku této podmínky, jejím dosazením do rovnice (10) a také v důsledku požadavku na jednoznačnost snímání hodnot z programovatelných čítačů, je možno, zapojením podle vynálezu, měřit pouze časové intervaly, které jsou delší, nežli hodnota m . t pro t . = 0 a delší nežli hodnota 2 . m . t pro J c minObviously, the required signal function at output G5, ie the formation of a delayed leading edge, can only be ensured if the value of M (n + 1)> 1. Due to this condition, its substitution in equation (10) and also in Due to the requirement for unambiguous reading of values from programmable counters, only time intervals that are longer than the value of m can be measured by the circuitry according to the invention. t for t. = 0 and longer than 2. m. t for J c min
5ηίη> °·5ηίη> ° ·
Na obr. 9 je uvedeno schéma i-tého třířádového vratného čítače, čítač je signálem s hodnotou logické nuly na vstupu El nastaven do počátečního stavu. Na výstupu E4i vzniká v době měření i-tého intervalu signál s periodou 8x delší, nežli je perioda čítaných impulsů na vstupu E2i. Na výstupu E5i je trvale signál s hodnotou logické jedničky s výjimkou okamžiku, v němž stav třímístného čítače prochází svým počátečním stavem a současně na vstupu E3i odčítaných impulsů je hodnota logické nuly. Klidový stav na vstupech E2i a E3i je stav logické jedničky a změny stavu čítače jsou odvozeny od přechodu jednoho z těchto vstupních signálů z hodnoty logické nuly na jedničku.Fig. 9 shows a diagram of the i-th three-row return counter, the counter being set to the initial state by a logic zero value signal at input E1. At the output of E4i, at the time of the i-th interval measurement, a signal with a period of 8 times longer than the period of counted pulses at the input E2i is generated. At the output E5i there is a signal with a logic 1 value except at the moment when the state of the three-digit counter goes through its initial state and at the same time at the input E3i of the counted pulses is the value of logic zero. The idle state at inputs E2i and E3i is the logic one state, and the counter state changes are derived from the transition of one of these input signals from logic zero to one.
Na obr. 10 je uveden příklad zapojení i-tého dekodéru čítaných impulsů, realizovaný pomocí dvouvstupových hradel s inverzí. Zavedeme-li označení logických proměnných na vstupech a výstupech bloků zapojení shodně s již zavedeným označením těchto vstupů a výstupů, pak dekodéry pro konkrétní provedení vratných čítačů realizují logické funkce podle následujících Booleovských rovnic:Fig. 10 shows an example of wiring of the i-th counted decoder using two inverted gates. If we introduce the designation of logical variables on the inputs and outputs of the wiring blocks according to the already established designation of these inputs and outputs, then the decoders for the specific design of reversible counters realize logical functions according to the following Boolean equations:
F6i = Fl + F4i . F2 — - (12)F6i = F1 + F4i. F2 - (1)
F5i = Fl . (F4i + F2) + Fl . F3iF5i = Fl. (F4i + F2) + Fl. F3i
Realizací těchto funkcí zabezpečuje dekodér čítaných impulsů F průchod inverze pomocných impulsů ze vstupu F2 přes druhý výstup F6i na odčítací vstup E3i ί-tého vratného čítače tehdy, jestliže signál na jeho vstupu Fl, tj. na výstupu A3 paměti režimu měření, má hodnotu logické nuly a signál na jeho vstupu F4i má hodnotu logické jedničky, tj. i-tý vratný čítač nedosáhl ještě svůj počáteční stav a na jeho výstupu E5i je signál s hodnotou logické jedničky. Na vstupu G3i i-tého programovatelného čítače zabezpečuje dekodér F přes svůj prvý výstup F5i průchod impulsů ze vstupu F3i, tj. z prvých výstupů E4i vratných čítačů E, jestliže signál na vstupu Fl má hodnotu logické jedničky nebo průchod impulsů ze vstupu F2, jestliže signál na vstupu F4i má hodnotu logické jedničky a signál na vstupu Fl má hodnotu logické nuly.By performing these functions, the counted pulse decoder F ensures the passage of the auxiliary pulse inversion from input F2 through the second output F6i to the subtraction input E3i of the ith reversing counter when the signal at its input F1, i.e. and the signal at its input F4i is logical 1, i.e. the i-th counter has not yet reached its initial state, and at its output E5i there is a logical one. At the G3i input of the i-th programmable counter, the decoder F, via its first output F5i, provides a pulse passage from the input F3i, i.e. from the first outputs E4i of the return counters E if the signal at input F1 is logical 1 or at input F4i it has a logic one value and the signal at input F1 has a logic zero value.
Platnost Booleovských rovnic (12) pro případné jiné konkrétní provedení programovatelných a vratných čítačů, v nichž by změny stavů čítačů nastávaly při opačných přechodech vstupních signálů, nežli je definováno, je zachována provedením funkce inverze příslušné vstupní nebo výstupní proměnné a zařazením invertoru na příslušný vstup nebo výstup v dekodéru.The validity of Boolean equations (12) for any other specific embodiment of programmable and reversible counters in which counter state changes would occur at opposite transitions of the input signals than defined is maintained by performing the inverse function of the respective input or output variable and assigning the inverter to the appropriate input; output in decoder.
Na obr. 11 je uveden příklad konkrétního zapojení detektoru H. Zapojení je tvořeno jednak dvoustavovým klopným obvodem (T) typu D, jehož nulovací vstup (R) realizuje řídicí vstup H4 detektoru H, jehož vstup (C) pro zápis hodnoty na vstupu (D) nástupní hranou realizuje prvý detekční vstup H1 detektoru a jednak (n + 1) vstupovým obvodem logického součinu, jehož vstupy jsou přes invertory spojeny s druhým detekčním vstupem H2 a s n třetími detekčními vstupy H3i a jehož výstup je přes logický derivační obvod spojen s nastavovacím vstupem (S) dvoustavového obvodu (T).Fig. 11 shows an example of a particular detector H connection. The connection consists of a two-state flip-flop (T) type D, whose reset input (R) implements the control input H4 of detector H, whose input (C) to write the value on input (D) ) the leading edge is the first detection input of H1 detector and (n + 1) the logic product input circuit, whose inputs are connected via inverters to the second detection input H2 and with the third detection inputs H3i and whose output is connected to the setting input via S) of two-state circuit (T).
Logický derivační obvod je tvořen invertorem, dvouvstupovým obvodem logického součinu s inverzí a kondenzátorem CX připojeným k výstupu invertoru. Vstupní signál derivačního obvodu je připojen k jednomu ze vstupů dvouvstupového hradla s inverzí přímo a ke druhému vstupu přes invertor. Na výstupu je generován krátký impuls s hodnotou logické nuly v okamžiku nástupní hrany vstupního impulsu. Doba trváni impulsu je určena kapacitou kondenzátoru CX. Datový vstup (D) klopného obvodu je připojen trvale na zdroj signálu s hodnotou logické jedničky.The logic derivative circuit consists of an inverter, a two-input logic product with an inverse and a capacitor CX connected to the inverter output. The input signal of the derivative circuit is connected directly to one of the inputs of the two-input gate with inversion and to the other input via the inverter. The output generates a short pulse with a logic zero value at the moment of the input edge of the input pulse. The pulse duration is determined by the capacitance CX. The flip-flop data input (D) is permanently connected to a logic 1 signal source.
Jak je uvedeno v časovém diagramu výstupního signálu Y1 na obr. 13, signál na výstupu H5 detektoru H nabývá hodnotu logické jedničky v okamžiku nástupní hrany signálu na výstupu D6, přiváděného přes vstup H1 a v okamžiku, kdy signály na všech ostatních detekčních vstupech H2 = A3 a H3i = E5i poprvé nabývají hodnotu logické nuly.As shown in the timing diagram of the output signal Y1 in Fig. 13, the signal at the output H5 of the detector H acquires a value of logic 1 at the start edge of the signal at output D6 applied via input H1 and the signals at all other detection inputs H2 = A3 and H3i = E5i for the first time have a logical zero value.
Příklad konkrétního zapojení n-násobného dvouvstupového hradla s pamětí D je uveden na obr. 8 se dvěma variantami provedení řídicího výstupu D6. Paměti intervalu jsou tvořeny klopnými obvody typu D, jejichž datové vstupy (D) jsou spojeny se zdrojem signálu s hodnotou logické nuly, jejichž nastavovací vstupy (S) jsou všechny spojeny přes invertor s prvým společným vstupem Dl pro zápis otvírací hodnoty do všech n pamětí intervalu, jejichž vstupy (C) pro zápis hodnot vstupu (D) nástupní hranou jsou všechny spojeny s výstupem obvodu dvouvstupového logického součinu, jehož vstupy jsou jednotlivě spojeny s druhým společným vstupem D4 a se čtvrtým společným vstupem D7 pro zápis druhé zavírací hodnoty do všech n pamětí intervalu, jejichž nulovací vstupy (R) tvoří n individuálních vstupů D2i.An example of a specific wiring of a n-fold dual-input gate with memory D is shown in Fig. 8 with two variants of the control output D6. Interval memories are formed by D-type flip-flops whose data inputs (D) are connected to a signal source with a logic zero value, the setting inputs (S) of which are all connected via an inverter with the first common input D1 to write the opening value into all n intervals whose inputs (C) for entering the input values (D) on the leading edge are all connected to the output of a two-input logic product, the inputs of which are individually connected to the second common input D4 and the fourth common input D7 to write the second closing value in all n memories interval, whose reset inputs (R) form n individual inputs D2i.
N-násobné dvouvstupové hradlo je tvořeno n dvouvstupovými hradly s inverzí, jejichž jeden vstup je vždy spojen s výstupem příslušné paměti intervalu a druhé vstupy všech hradel jsou spojeny s třetím společným vstupem D3 pro vstup hradlovacích impulsů.The N multiple double gate is made up of n double inverted gates whose one input is always connected to the output of the respective interval memory and the other inputs of all gates are connected to the third common input D3 for the input of the gating pulses.
Konkrétní provedení řídicího výstupu D6 pro výstup signálu uzavření všech n dvouvstupových hradel je pro základní zapojení podle obr. 1 a pro upravené zapojení podle obr. 15 realizováno v tomto případě jednoduše inverzním výstupem D6 z n-té paměti intervalu, neboť je zřejmé, že při způsobu postupného uzavírání bude n-tá paměť intervalu uzavírat n-té dvouvstupové hradlo jako poslední, kdy již všechna předchozí hradla budou uzavřena nebo budou uzavírána společně.A particular embodiment of the control output D6 for outputting the closing signal of all n two-input gates is realized in this case simply by the inverse output D6 from the nth interval memory for the basic connection according to Fig. 1 and for the modified connection according to Fig. 15. In the sequential closing method, the n-th interval memory will close the n-th two-gate as the last when all previous gates will be closed or will be closed together.
Pro upravené zapojení podle obr. 15 je nutné realizovat řídicí výstup D6/1 např. jako výstup obvodu n-vstupového logického součinu, jehož vstupy jsou spojeny s inverzními výstupy všech paměti intervalu. V případě uzavření všech hradel budou na inverzních výstupech pamětí intervalů hodnoty logické jedničky a také výstup D6/1 bude mít požadovanou hodnotu logické jedničky.For the modified circuit according to Fig. 15, it is necessary to realize the control output D6 / 1, for example as the output of the circuit of the n-input logic product, whose inputs are connected to the inverse outputs of all interval memories. If all gates are closed, the logic 1 values will be on the inverse memory of the interval memories, and the D6 / 1 output will also have the desired logic 1 value.
Příklad konkrétního zapojení n-stavového přepínače C s nastavením počátečního stavu a postupným přepínáním od přepínaného signálu je uvedeno pro n > 2 na obr. 7. Zapojeni je tvořeno n klopnými obvody typu D, jejichž inverzní výstupy jsou spojeny s jejich datovými vstupy (D) a jejichž přímé výstupy s hradly s inverzí pro vytváření výstupů přepínače G3i a přes tento výstup s hradly pro vytváření vnitřních signálů pro řízení postupného přepínaní přepínače, jejichž výstupy jsou připojovány ke vstupům (c) klopných obvodů, pro zápis nástupní hranou.An example of a specific wiring of n-state switch C with initial state setting and sequential switching from the switched signal is given for n> 2 in Fig. 7. The wiring consists of n flip-flops type D whose inverse outputs are connected to their data inputs (D) and having direct inverted gate outputs to produce the outputs of the G3i switch and through this gate output to generate internal signals to control the sequential switching of the switch, the outputs of which are connected to the flip-flop inputs (c) for entry-edge write.
Druhý společný vstup C2 pro nastavení počátečního stavu je spojen s nastavovacím vstupem (£5) prvého klopného obvodu a s nulovacími vstupy (R) všech ostatních klopných obvodů. Po uvedení přepínače do počátečního stavu, signálem na vstupu C2, projde impuls přivedený na vstup Cl na výstup C31 a zároveň v okamžiku svého ukončení překlopí prvý klopný obvod do nulovaného stavu a následující klopný obvod do nastaveného stavu.The second common initial setting input C2 is coupled to the setting input (£5) of the first flip-flop and to the reset inputs (R) of all other flip-flop circuits. After switching the switch to the initial state, the signal at input C2 passes the pulse applied to input C1 at output C31 and at the moment of its termination switches the first flip-flop to the zero state and the subsequent flip-flop to the set state.
Stav nastavení klopných obvodů, který otvírá jediné výstupní i-té hradlo přepínače pro průchod přepínaného impulsu ze vstupu Cl na výstup C31 je mezi klopnými obvody posouván až ke stavu C3n.The flip-flop setting state that opens the single output i-th switch of the switch to pass the toggle pulse from input C1 to output C31 is shifted between flip-flops to the state C3n.
Jiný příklad konkrétního zapojení n-stavového přepínače může být založen na použití n-místného posuvného registru s n dvouvstupovými výstupními hradly, ve kterém by byl zabezpečen posuv jednoho stavu nastavení v okamžiku konce přepínaného signálu.Another example of a particular n-state switch wiring can be based on the use of an n-digit shift register with n two-input output gates, in which a shift of one set state at the end of the switched signal would be ensured.
Na obr. 5 a obr. 6 jsou uvedeny příklady zjednodušeného konkrétního zapojení n-stavového přepínače pro η = 1 a n = 2. Zjednodušení je založeno na faktu, že pro správné změření časového intervalu je rozhodující příchod pouze prvního impulsu, který je z výstupu C3i na vstupu D2i přenesen, přičemž následující impulsy na výstupu C3i výsledek měření již nemění.Fig. 5 and Fig. 6 show examples of simplified concrete connection of n-state switch for η = 1 and n = 2. The simplification is based on the fact that only the first impulse coming from the output C3i is decisive for the correct measurement of the time interval. at the input D2i transmitted, the subsequent pulses at output C3i no longer change the measurement result.
Na obr. 4 je uvedeno konkrétní zapojení dvoustavového přepínače B, který je tvořen klopným obvodem typu D a hradly pro vytvoření výstupních signálů B4, B5. Prvý přepínací vstup B3 je tvořen nastavovacím vstupem (S) klopného obvodu a druhý přepínací vstup B2 je tvořen vstupem (C) pro zápis nástupní hranou, přičemž datový vstup (D) klopného obvodu je trvale spojen s výstupem zdroje signálu s hodnotou logické nuly.Fig. 4 shows a particular connection of a two-state switch B, which is formed by a D-type flip-flop and gates for generating output signals B4, B5. The first switching input B3 is the flip-flop setting input (S) and the second switching input B2 is the flip-flop input (C), wherein the flip-flop data input (D) is permanently coupled to the logic zero value output.
Třetí přepínači vstup B6 je realizován nulovacím vstupem (R) klopného obvodu.The third switch input B6 is realized by the flip-flop reset input (R).
Na obr. 3 je uveden příklad konkrétního zapojení paměti režimu měření A. Paměť je realizována klopným obvodem typu D, jehož datový vstup (D) je trvale spojen s výstupem zdroje signálu s hodnotou logické nuly, prvý vstup Al je realizován vstupem (C) pro zápis hodnoty nástup ní hranou a druhý vstup A2 je realizován nastavovacím vstupem (S) klopného obvodu. Třetí vstup A4 je realizován nulovacím vstupem (R) klopného obvodu.Fig. 3 shows an example of a specific measurement mode memory connection A. The memory is realized by a D-type flip-flop, whose data input (D) is permanently connected to the output of the signal source with logic zero, the first input Al is realized by input (C). writing the value of the leading edge and the second input A2 is realized by the setting input (S) of the flip-flop. The third input A4 is realized by the flip-flop reset input (R).
Časový diagram činnosti na obr. 13 znázorňuje časové průběhy signálů na vybraných vstupech a výstupech zapojení v průběhu cyklu měření a cyklu přepisu pro konkrétní změřenou hodnotu časového intervalu.The timing diagram of FIG. 13 shows the waveforms of the signals at selected wiring inputs and outputs during the measurement cycle and the transcription cycle for a particular measured time interval value.
tx = (3 . 8 + 2) . t = 26 . tt x = (3.8 + 2). t = 26. t
Před zahájením činnosti podle časového diagramu byla do všech tří programovatelných čítačů vložena hodnota M = 2.M = 2 was entered in all three programmable counters before the timing started.
Signálem na vstupu X8 jsou přes vstup D7 uzavřena všechna dvouvstupová hradla s pamětí D, přepínač B je nastaven tak, aby prostřednictvím vstupu B6 případné impulsy na třetím vstupu X3 procházely pouze na druhý výstup B5 přepínače B a nebylo umožněno nežádoucí zahájení měření intervalů a pamět režimu měření A je prostřednictvím třetího vstupu A3 uvedena do stavu logické nuly.The signal at input X8 closes all 2-input gates with memory D via input D7, switch B is set so that any input pulses on third input X3 are passed through input B6 only to the second output B5 of switch B, measurement A is brought to logic zero by the third input A3.
Signálem na vstupu X2 je nastavena pamět režimu A3 a přes vstup B3 je přepnut přepínač B. Impulsem na vstupu X3 a na výstupu B4 přepínače B je zahájeno měření intervalu a vznikají čítané impulsy na výstupech D5i. Nástupní hranou signálu G5 je označen okamžik t . , přes vstup B2 je přepnut přepínač B a prvým následujícím impulsem na vstupu X3 je přes výstup B5 a C31 ukončeno měřeni prvního časového intervalu.The signal at input X2 is set to A3 mode memory and switch B is switched via input B3. The pulse at input X3 and output B4 of switch B initiates the interval measurement and produces counted pulses at outputs D5i. The starting edge of the signal G5 is indicated by t. , switch B is switched over via input B2 and the first pulse at input X3 is terminated by measuring the first time interval through output B5 and C31.
Nástupní hranou impulsu G4 je ukončen prostřednictvím vstupu D4 a výstupu D6 cykl měření a na výstupu Y1 je ukončení cyklu signalizováno hodnotou logické jedničky. Prostřednictvím programovatelných signálů X6, X7_ je proveden přepis hodnot p^ do počítače, je provedena případná nová inicializace hodnot M podle podmínky (6) v programovatelných čítačích, tj. M > 8 a je ukončen signál Yl Výsledná hodnota p^ je rovna nule.The leading edge of pulse G4 terminates the measurement cycle through input D4 and output D6, and at output Y1 the cycle end is signaled by a logic 1 value. By means of the programmable signals X6, X7, the values of p1 are transcribed into the computer, a possible initialization of the values M according to condition (6) in the programmable counters, i.e. M> 8, is carried out and the signal Y1 is terminated.
Signálem na vstupu Xl je ukončen režim měření, hodnota signálu A3 je rovna logické nule a je automaticky zahájen cykl přepisu hodnot do programovatelných čítačů. Dosáhnou-li všech ny vratné čítače svoji počáteční hodnotu, nabývají signály na všech výstupech E5i hodnotu logické nuly a přes obvod detektoru H je signalizováno na výstupu Yl ukončení cyklu přepisu.The signal at input X1 terminates the measurement mode, the value of signal A3 equals logic zero and the cycle of rewriting values to programmable counters is automatically started. When all the reversing counters reach their initial value, the signals at all outputs E5i acquire a logic zero value and, via the detector circuit H, the end of the transcription cycle is signaled at the output Y1.
Vynálezu může být využito v automatizovaných systémech řízených počítačem pro měření časových intervalů a pro měření těch fyzikálních veličin, jejichž měření je na měření časových intervalů převáděno. Jedná se zejména o měření dálky laserovým nebo radiolokačním dálkoměrem.The invention can be used in automated computer controlled systems for measuring time intervals and for measuring those physical quantities whose measurement is converted into time intervals. It is especially the distance measurement by laser or radar rangefinder.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS855541A CS257865B1 (en) | 1985-07-29 | 1985-07-29 | Connected for time intervals with programmable counters and computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS855541A CS257865B1 (en) | 1985-07-29 | 1985-07-29 | Connected for time intervals with programmable counters and computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS554185A1 CS554185A1 (en) | 1987-11-12 |
| CS257865B1 true CS257865B1 (en) | 1988-06-15 |
Family
ID=5400515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS855541A CS257865B1 (en) | 1985-07-29 | 1985-07-29 | Connected for time intervals with programmable counters and computer |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS257865B1 (en) |
-
1985
- 1985-07-29 CS CS855541A patent/CS257865B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CS554185A1 (en) | 1987-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CS257865B1 (en) | Connected for time intervals with programmable counters and computer | |
| PL116724B1 (en) | Method and system for executing data processing instructions in a computer | |
| US4607329A (en) | Circuit arrangement for the temporary storage of instruction words | |
| SU762210A1 (en) | Pulse distributor | |
| RU2061U1 (en) | MANAGER OF CONTROL CODE SEQUENCES | |
| SU1513440A1 (en) | Tunable logic device | |
| SU775714A1 (en) | Time interval measuring device | |
| RU2630417C1 (en) | Digital code-time interval converter | |
| SU1091113A2 (en) | Time-interval counter | |
| SU953728A1 (en) | Reversive pulse distributor | |
| SU1046936A1 (en) | Controlled frequency divider | |
| SU1213488A1 (en) | Device for subtracting pulse sequences | |
| SU1019638A1 (en) | Number-frequency multiplier | |
| SU930223A1 (en) | Time interval meter | |
| SU1309275A1 (en) | Pulse sequence generator | |
| SU1587547A2 (en) | Device for determining boundary points of chromatographic peak | |
| SU997255A1 (en) | Controllable frequency divider | |
| SU1086407A1 (en) | Device for tolerance checking of parameters | |
| SU926640A1 (en) | Device for data input | |
| SU875339A1 (en) | Programme-control multichannel device | |
| SU1591014A1 (en) | FIRMWARE DEVICE. | |
| SU1494001A1 (en) | Device for sorting numeric array | |
| RU1785069C (en) | Multiphase clock programmed generator | |
| RU1805466C (en) | Self-testing device for microprogram control | |
| SU1640822A1 (en) | Frequency-to-code converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| IF00 | In force as of 2000-06-30 in czech republic | ||
| MK4A | Patent expired |
Effective date: 20000729 |