CS258388B1

CS258388B1 - Devices for testing logic circuits and resistors on a printed circuit board

Info

Publication number: CS258388B1
Application number: CS862224A
Authority: CS
Inventors: Pavel Mattausch; Zdenek Pokorny; Rene Kolliner; Richard Kubat; Karel Uhlir; Pavel Strnad
Original assignee: Pavel Mattausch; Zdenek Pokorny; Rene Kolliner; Richard Kubat; Karel Uhlir; Pavel Strnad
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1988-08-16
Also published as: CS222486A1

Abstract

Zařízení je použitelné pro funkční testování logických integrovaných obvodů v pouzdrech D/L na osazené desce plošného spoje a pro prováděni analogových testů měřeného obvodu a jeho okolí. Očelem je zkrátit dobu potřebnou pro funkční testy obvodů, zpřesnit proces testování a zvětšit obsah a počet možných kroků testu obvodu zapájeného v desce plošného spoje. Toho je dosaženo vyřešením funkčního testování jednotlivých obvodů při oddělení právě testovaného obvodu od jeho okolí impulsním vnucením žádoucích logických stavů bez ohledu na vnitřní zapojení desky, dále potom programovým řízením obsahu a chodu testu. Zařízení lze také použít pro testování celých desek, jestliže počet jejích vstupů a výstupů nepřesáhne počet kanálů testeruThe device is applicable for functional testing of logic integrated circuits in D/L packages on a mounted printed circuit board and for performing analog tests of the measured circuit and its surroundings. The purpose is to shorten the time required for functional tests of circuits, to refine the testing process and to increase the content and number of possible steps of the test of a circuit soldered in a printed circuit board. This is achieved by solving the functional testing of individual circuits while separating the circuit under test from its surroundings by pulse-imposing the desired logic states regardless of the internal wiring of the board, and then by program control of the content and operation of the test. The device can also be used for testing entire boards if the number of its inputs and outputs does not exceed the number of tester channels

Description

Vynález se týká zařízení pro testováni logických obvodů a odporů na osazené desce plošného spoje.The invention relates to a device for testing logic circuits and resistors on a printed circuit board.

Ve výrobě elektronických zařízení všeho druhu je zpravidla základním montážním celkem deska plošného spoje, která nese a zároveň definovaně propojuje jednotlivé součástky logické obvody potřebné k vytvoření žádané funkce desky. Nevyhnutelnou operací výrobního procesu je nalezení a odstranění všech poruch, vzniklých bud vadami součástek nebo výrobního procesu - zakládání součástek, pájení. Do nedávné doby se provádělo ručně pomocí účelových přípravků a měřícího pracoviště, sestaveného z řady universálních přístrojů pro stimulaci a měření odezev zkoušeného obvodu. Vlastní test provádí kvalifikovaný operátor na základě předem připraveného postupu. Jde o neobyčejně zdlouhavý proces, přičemž výsledek je značně závislý na lidském faktoru: vynechání některých kroků testu může vést k selhání desky na vyšší úrovni montáže nebo až u zákazníka, což vede k ekonomickým ztrátám. Proto se zaváději automatické testery desek.In the manufacture of electronic devices of all kinds, the basic assembly is generally a printed circuit board that carries and, at the same time, interconnects the individual components with the logic circuits necessary to create the desired board function. An inevitable operation of the production process is to find and eliminate all the faults caused either by defects in the components or in the manufacturing process - component loading, soldering. Until recently, it was carried out manually by means of special purpose fixtures and a measuring station made up of a series of universal devices for stimulating and measuring the response of the circuit under test. The self-test is performed by a qualified operator based on a pre-prepared procedure. This is an extremely lengthy process, and the result is highly dependent on the human factor: omitting some test steps can lead to board failure at a higher assembly level or at the customer, leading to economic losses. Therefore, automatic plate testers are introduced.

Uvedené nevýhody odstraňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že prvý sběrnicový vstup/výstup bloku připojovacích sond je spojen s třetím sběrnioovým vstupem/výstupem bloku přepínače logického a analogového testu, jehož prvý sběrnicový vstup/výstup je spojen se sběmicovým vstupem/výstupem bloku budičů logických úrovní, jehož prvý sběrnicový vstup je propojen do prvního sběrnicového výstupu bloku paměti testu a jeho druhý sběrnicový vstup je propojen do sběrnicového výstupu bloku volby V/V, jehož prvý sběrnicový vstup je zapojen do šestého sběrnicového výstupu bloku volby logického testu a jeho druhý sběrnicový vstup je zapojen do druhého sběrnicového výstupu bloku paměti testu, jehož čtvrtý vstup je připojen k výstupu bloku řídících signálů, a jeho prvý sběrnicový vstup je propojen do druhého sběrnicového výstupu bloku spuštění a zastavení testu a jeho druhý sběrnicový vstup je propojen do čtvrtého sběrnicového výstupu bloku volby logického testu a jeho třetí sběrnicový vstup je propojen do třetího sběrnicového výstupu bloku adres kroků testu obsaženého v bloku řídících signálů, jenž současně obsahuje blok časovačích signálů a blok hodin, jehož vstup je připojen k druhému výstupu řídícícho počítače a současěn prvý sběrnicový vstup bloku řídících signálů je zapojen do druhého sběrnicového výstupu bloku volby logického testu a jeho druhý sběrnicový vstup je zapojen do třetího sběrnicového výstupu bloku spuštění a zastavení testu, jehož prvý vstup je připojen k výstupu bloku konce testu a jeho druhý sběrnicový vstup je propojen do pátého sběrnicového výstupu bloku volby logického testu, jehož sběrnicový vstup je zapojen do prvého sběrnicového výstupu řídícího počítače, jehož prvý vstup je připojen k výstupu bloku hlášení konce testu, jehož prvý vstup je napojen na prvý výstup bloku spuštění a zastavení testu a jeho druhý vstup je napojen na sedmý výstup bloku volby logického testu a současně prvý sběrnicový vstup/výstup řídícího počítače je spojen se sběrnioovým vstupem/výstupem bloku čtení výsledku testu, jehož prvý sběrnicový vstup je zapojen do sběrnicového výstupu bloku zápisu a čtení kroku testu a jeho druhý sběrnicový vstup je zapojen do sběrnicového výstupu bloku zápisu a čtení místa chyby, jehož prvý vstup je připojen k druhému výstupu bloku časovačích signálů a jeho druhý sběrnicový vstup je propojen do druhého sběrnicového výstupu bloku hlášení chyby, jehož prvý sběrnicový vstup je zapojen do sběrnicového výstupu bloku maskování chyby a jeho druhý sběrnicový vstup je zapojen do čtvrtého sběrnicového výstupu bloku paměti te3tu a jeho třetí sběrnicový vstup je zapojen do sběrnicového výstupu bloku komparátorů logických úrovní, jehož prvý sběrnicový vstup je propojen do třetího sběrnicového výstupu bloku paměti testu a jeho druhý sběrnicový vstup je propojen do sběrnicového výstupu bloku budičů logických úrovní a jeho třetí sbčrnioový vstup je zapojen do sběrnicového výstupu bloku nastavení komparačních úrovní a současně prvý sběrnicový vstup bloku maskování chyby je zapojen do pátého sběrnicového výstupu bloku paměti testu a jeho druhý sběrnicový vstup je zapojen do třetího sběrnicového výstupu bloku volby logického testu a současně třetí vstup bloku konce testu je připojen k prvnímu výstupu bloku hlášení chyby a jeho prvý vstup je připojen k prvému výstupu bloku časovačích signálů a jeho dtruhý vstup je připojen k vsýtupu bloku komparace adresy, jehož druhý sběrnicový vstup je propojen do prvého sběrnicového výstupu bloku adres kroků testu a jeho prvý sběrnicový vstup je propojen do sběrnicového výstupu bloku nastavení koncové adresy, jehož sběrnicový vstup je zapojen do prvého sběrnicového výstupu bloku volby logického testu a současně sběrnicový vstup bloku přepínače logického a analogového testu je propojen do sběrnicového výstupu bloku nastavení druhu testu, jehož sběrnicový vstup je zapojen do třetího sběrnicového výstupu řídícího počítače a současně druhý vstup/výstup bloku přepínače logického a analogového testu je spojen s prvým sběrnicovým vstupem/výstupem bloku připojeni sběrnic, jehož sběrnicový vstup je zapojen do sběrnicového vsýtupu bloku volby testovaného místa, jehož sběrnicový vstup je propojen do čtvrtého sběrnicového výstupu bloku nastavení analogového testu, jehož sběrnicový vstup je zapojen do čtvrtého sběrnicového výstupu řídícího počítače, jehož druhý vstup je připojen k výstupu bloku výsledku měření, jehož sběrnicový vstup/výstu je zapojen do druhého sběrnicového vstupu/výstupu řídícího počítače a jeho sběrnicový vstup je zapojen do sběrnicového výstupu bloku snímače, jehož třetí sběrnicový vstup je propojen do sběrnicového výstupu bloku řízení snímače, jehož sběrnicový vstup je zapojen do pátého sběrnicového výstupu bloku nastavení analogového testu a současně druhý vstup bloku snímače je připojen k výstupu bloku startu převodu, jehož sběrnicový vstup je zapojen do prvého sběrnicového výstupu bloku nastavení analogového testu a současně prvý sběrnicový vstup bloku snímače je propojen do sběrnicového výstupu bloku uspořádání měřícího obvodu, jehož sběrnicový vstup/výstup je spojen s druhým sběrnicovým vstupem/výstupem bloku připojení sběrnic a jeho prvý sběrnicový vstup je propojen do sběrnicového výstupu bloku napájecího zdroje, jehož sběrnicový vstup je zapojen do sběrnicového výstupu bloku řízení zdroje, jehož sběrnicový vstup je propojen do třetího sběrnicového výstupu bloku nastavení analogového testu a současně druhý sběrnicový vstup bloku uspořádání měřících obvodů je zapojen do sběrnicového výstupu bloku nastaveni režimu, jehož sběrnicový vstup je propojen do druhého sběrnicového výstupu bloku nastaveni analogového testu.These disadvantages are eliminated by the circuit according to the invention, characterized in that the first bus input / output of the connection probe block is connected to the third bus input / output of the logic and analog test switch block, whose first bus input / output is connected to the bus input / output. a logic level driver block whose first bus input is connected to the first bus output of the test memory block and its second bus input is connected to the bus output of the I / O block whose first bus input is connected to the sixth bus output of the logical test block and its the second bus input is connected to the second bus output of the test memory block, the fourth input of which is connected to the control signal block output, and its first bus input is connected to the second bus output of the test start and stop block, and its second bus the input is connected to the fourth bus output of the logic test selection block and its third bus input is connected to the third bus output of the test address block contained in the control signal block, which simultaneously includes a timing signal block and a clock block whose input is connected to the second control output the computer and simultaneously the first bus input of the control signal block is connected to the second bus output of the logic test selection block and its second bus input is connected to the third bus output of the start and stop block whose first input is connected to the end of the test end block and its second bus the input is connected to the fifth bus output of the logic test selection block, the bus input of which is connected to the first bus output of the control computer, the first input of which is connected to the output of the test end report block, the first input of up is connected to the first output of the test start and stop block and its second input is connected to the seventh output of the logic test selection block and at the same time the first bus input / output of the control computer is connected to the bus input / output of the test result reading block whose first bus input is connected to the bus output of the write / read block of the test step and its second bus input is connected to the bus output of the write / read block of error location, whose first input is connected to the second output of the timing signal block and its second bus input is connected to the second bus output of the block an error report whose first bus input is connected to the bus output of the error masking block and its second bus input is connected to the fourth bus output of the te3tu memory block and its third bus input is connected to the bus output of the logic level comparator block whose first bus input is connected to the third bus output of the test memory block and its second bus input is connected to the bus output of the logic level driver block and its third bus input is connected to the bus output of the comparative level adjustment block and the first bus input of the masking block the error is connected to the fifth bus output of the test memory block and its second bus input is connected to the third bus output of the logical test selection block, and the third end of the test end block is connected to the first output of the error message block and its first input is connected to the first block output the timing signals and its intrinsic input is connected to the address comparison block input whose second bus input is connected to the first bus output of the test step address block and its first bus input is connected to the bus output of the nas block end address melting whose bus input is connected to the first bus output of the logical test selection block and at the same time the bus input of the logical and analog test switch block is connected to the bus output of the test type setting block whose bus input is connected to the third bus output of the control computer the second logic and analog test switch block input / output is connected to the first bus input / output of the bus connection block, the bus input of which is connected to the bus input of the test site selection block whose bus input is connected to the fourth bus output of the analog test setup block the bus input is connected to the fourth bus output of the control computer, the second input of which is connected to the output of the measurement result block, whose bus input / output is connected to the second bus input / the control computer output and its bus input is connected to the bus output of the sensor block, whose third bus input is connected to the bus output of the sensor control block, whose bus input is connected to the fifth bus output of the analog test setup block the output of the transfer start block, whose bus input is connected to the first bus output of the analog test setup block and at the same time the first bus input of the sensor block is connected to the bus output of the measuring circuit arrangement block whose bus input / output is connected to the second bus input / output the bus and its first bus input is connected to the bus output of the power supply block whose bus input is connected to the bus output of the power management block whose bus input is connected to three The third bus output of the analog test setup block and at the same time the second bus input of the measurement circuit arrangement block are connected to the bus output of the mode setting block whose bus input is connected to the second bus output of the analog test setup block.

Zařízení pro testování podle vynálezu nám dovoluje v krátkém čase testovat osazené desky plošných spojů s logickými integrovanými obvody v pouzdrech D/L. Metodou měření je funkční test, řízený počítačem, jednotlivých obvodů při oddělení právě testovaného obvodu od jeho okolí impulsním vnucením žádoucích logických stavů bez ohledu na vnitřní zapojení desky. Kromě vybavení pro funkční testy obsahuje zařízení ještě prostředky pro analogové testy předběžného otestování měřeného obvodu a jeho okolí.The test device of the invention allows us to test the printed circuit boards with logic integrated circuits in D / L housings in a short time. The method of measurement is a functional test, controlled by a computer, of individual circuits while separating the circuit being tested from its surroundings by impulsing the desired logical states regardless of the internal circuit board connection. In addition to the functional test equipment, the device also includes means for analogue tests to pre-test the circuit under test and its surroundings.

1| Test správného připojení sondy k obvodu1 Test the probe for proper connection to the circuit

2) Test propojovací sítě a pasivních prvků v okolí obvodu2) Test of interconnection network and passive elements around the circuit

3) Test funkce vstupních a výstupních tranzistorů měřeného obvodu3) Function test of input and output transistors of measured circuit

4) Test přítomnosti nadměrných nebo nesprávně polovaných napětí4) Test for excessive or incorrectly polarized voltages

Pro možnost impulsního vnucování stavů je tester vybaven třístavovým budičem pro každý měřící kanál. Navíc je možno za chodu testu přepínat směr vstup/výstup měřících kanálů nezávisle, rovněž je možno nezávisle provádět maskování odezvy v kanálech. Testovací programy pro jednotlivé obvody řady 74, případně jiné řady slučitelné s TTL úrovněmi budou předem připraveny a zařazeny do knihoven. Vlastní test obvodu probíhá z paměti, která má hloubku 1 kbit.The tester is equipped with a three-state exciter for each measuring channel for the possibility of impulse impulsation. In addition, the input / output direction of the measurement channels can be switched independently during the test run, and response masking in the channels can also be independently performed. Test programs for each 74-series or other TTL-compatible series will be pre-built and included in the libraries. The circuit test itself takes place from a memory of 1 kbit.

Na přiloženém výkresu je znázorněn příklad zapojení zařízení pro testování logických obvodů podle vynálezu.The attached drawing shows an example of the connection of a logic circuit testing device according to the invention.

Konkrétní provedení zařízení znázorněné na výkresu je provedeno tak, že sběrnicový vstup/výstup 421 měřeného objektu 42 je zapojen do druhého sběrnicového vstupu/výstupu bloku 30 připojovacích sond a prvý sběrnicový vstup/výstup bloku 30 připojovacích sond je spojen s třetím sběrnicovým vstupem/výstupem 283 bloku 28 připínače logického a analogového testu, jehož prvý sběrnicový vstup/výstup 281 je spojen se sběrnicovým vstupem/výstupem bloku 16 budiče logických úrovní, jehož prvý sběrnicový vstup 161 je propojen do prvého sběrnicového výstupu bloku 14 paměti testu a jeho druhý sběrnicový vstup 162 je propojen do sběrnicového výstupu bloku 15 volby V/V, jehož prvý sběrnicový vstup 151 je zapojen do šestého sběrnicového výstupu bloku 11 volby logického testu a jeho druhý sběrnicový vstup 152 je zapojen do druhého sběrnicového výstupu bloku 14 paměti testu, jehož čtvrtý vstup 144 je připojen k výstupu bloku 12 řídících signálů a jeho prvý sběrnicový vstup 141 je propojen do druhého sběrnicového výstupu bloku 13 spuštění a zastavení testu a jeho druhý sběrnicový vstup 142 je propojen do čtvrtého sběrnicového výstupu bloku 11 volby logického testu a jeho třetí sběrnicový vstup 143 je propojen do třetího sběrnicového výstupu bloku 123 adres kroků testu obsaženého v bloku 12 řídících signálů, jenž současně obsahuje blok 122 časovačích signálů a blok 121 hodin, jehož vstup 1211 je přiveden k druhému výstupu řídicího počítače 10 a současně prvý sběrnicový vstup 1201 bloku 12 řídících signálů je zapojen do druhého sběrnicového výstupu bloku 11 volby logického testu a jeho druhý sběrnicový vstup 1202 je zapojen do třetího sběrnicového výstupu bloku 13 spuštění a zastavení testu, jehož prvý vstup 131 je připojen k výstupu bloku 23 konce testu e jeho druhý sběrnicový vstup 132 je propojen do pátého sběrnicového výstupu bloku 11 volby logického testu, jehož sběrnicový vstup 111 je zapojen do prvého sběrnicového výstupu řídícího počítače 10, jehož prvý vstup 101 je připojen k výstupu bloku 26 hlášení konce testu, jehož prvý vstup 261 je napojen na prvý výstup bloku 13 spuštění a zastavení testu a jeho druhý vstup 262 je napojen na sedmý výstup bloku 11 volby logického testu a současně prvý sběrnicový vstup/výstup 103 řídícího počítače 10 je spojen se sběrnicovým vstupem/výstupem bloku 25 čtení výsledku testu, jehož prvý sběrnicový vstup 251 je zapojen do sběrnicového výstupu bloku 22 zápisu a čtení kroku testu a jeho druhý sběrnicový vstup 252 je zapojen do sběrnicového výstupu bloku 24 zápisu a čtení místa chyby, jehož prvý vstup 241 je připojen k druhému výstupu bloku 122 časovačích signálů a jeho druhý sběrnicový vstup 242 je propojen do druhého sběrnicového výstupu bloku 18 hlášení chyby, jehož prvý sběrnicový vstup 181 je zapojen do sběrnicového výstpu bloku 19 maskování chyby a jeho druhý sběrnicový vstup 182 je zapojen do čtvrtého sběrnicového výstupu bloku 14 paměti testu a jeho třetí sběrnicový vstup 183 je zapojen do sběrnicového výstupu bloku 17 komparátorů logických úrovní, jehož prvý sběrnicový vstup 171 je propojen do třetího sběrnicového výstupu bloku 14 paměti testu a jeho druhý sběrnicový vstup 172 je propojen do sběrnicového výstupu bloku 16 budičů logických úrovní a jeho třetí sběrnicový vstup 173 je propojen do sběrnicového výstupu bloku 27 nastavení kcnparačních úrovní a současně prvý sběrnicový vstup 191 bloku 19 maskování chyby je zapojen do pátého sběrnicového výstupu bloku 14 paměti testu a jeho druhý sběrnicový vstup 192 je zapojen do třetího sběrnicového výstupu bloku 11 volby logického testu a současně třetí vstup 233 bloku 23 konce testu je připojen k prvnímu výstupu bloku 18 hlášení chyby a jeho prvý vstup 231 je připojen k prvému výstupu bloku 122 časovačích signálů a jeho druhý vstup 232 je připojen k výstupu bloku 21 komparace adresy, jehož druhý sběrnicový vstup 212 je propojen do prvého sběrnicového výstupu bloku 123 adres kroků testu a jeho prvý sběrnicový vstup 211 je propojen do sběrnicového výstupu bloku 20 nastavení koncové adresy, jehož sběrnicový vstup 201 je zapojen do prvého sběrnicového výstupu bloku 11 volby logického testu a současně sběrnicový vstup 284 bloku 28 přepínače logického a analogového testu je propojen do sběrnicového výstupu bloku 41 nastavení druhu testu, jehož sběrnicový vstup 411 je zapojen do třetího sběrnicového vstupu řídícího počítače 10 a současně druhý sběrnicový vstup/výstup 282 bloku 28 přepínače logického a analogového testu je spojen o prvým sběrnicovým vstupem/výstuem bloku 29 připojení sběrnic, jehož sběrnicový vstup 291 je zapojen do sběrnicového výstupu bloku 31 volby testovaného místa, jehož sběrnicový vstup 311 je propojen do čtvrtého sběrnicového výstupu bloku 38 nastavení analogového testu, jehož sběrnicový vstup 381 je zapojen do čtvrtého sběrnicového výstupu řídícího počítače 10, jehož druhý vstup 102 je připojen k výstupu bloku 40 výsledku měření, jehož sběrnicový vstup/výstup 401 je zapojen do druhého sběrnicového vstupu/výstupu řídícího počítače 10 a jeho sběrnicový vstup 402 je zapojen do sběrnicového výstupu bloku 36 snímače, jehož třetí sběrnicový vstup 363 je propojen do sběrnicového výstupu bloku 39 řízení snímače, jehož sběrnicový vstup 391 je zapojen do pátého sběrnicového výstupu bloku 38 nastavení analogového testu a současně druhý vstup 362 bloku 36 snímače je připojen k výstupu bloku 37 startu převodu, jehož sběrnicový vstup 371 je zapojen do prvého sběrnicového výstupu bloku 38 nastavení analogového testu a současně prvý sběrnicový vstup 361 bloku 36 snímače je propojen do sběrnicového výstupu bloku 32 uspořádání měřícího obvodu, jehož sběrnicový vstup/výstup 321 je spojen s druhým sběrnicovým vstupem/výstupem bloku 29 připojení sběrnic a jeho prvý sběrnicový vstup 321 je propojen do sběrnicového výstupu bloku 34 napájecího zdroje, jehož sběrnicový vstup 341 je zapojen do sběrnicového výstupu bloku 35 řízení zdroje, jehož sběrnicový vstup 351 je propojen do třetího sběrnicového výstupu bloku 38 nastavení.analogového testu a současně druhý sběrnicový vstup 322 bloku 32 uspořádání měřících obvodů je zapojen do sběrnicového výstupu bloku 33 nastavení režimu, jehož sběrnicový vstup 331 je propojen do druhého sběrnicového výstupu bloku 38 nastavení analogového testu.A particular embodiment of the apparatus shown in the drawing is that the bus input / output 421 of the measured object 42 is connected to a second bus input / output of the connection probe block 30 and a first bus input / output of the connection probe block 30 is connected to the third bus input / output 283 a logic and analog test switch block 28 whose first bus input / output 281 is coupled to the bus input / output of the logic level driver block 16, whose first bus input 161 is coupled to the first bus output of the test memory block 14 and its second bus input 162 is interconnected to the bus output of the I / O block 15, whose first bus input 151 is connected to the sixth bus output of the logic test selection block 11 and its second bus input 152 is connected to the second bus output of the test memory block 14 whose fourth input 144 is connected to exit of control signal block 12 and its first bus input 141 is connected to the second bus output of the test start and stop block 13 and its second bus input 142 is connected to the fourth bus output of logical test selection block 11 and its third bus input 143 is connected to the third bus the output of the test step block 123 contained in the control signal block 12, which simultaneously includes the timing signal block 122 and the clock block 121, whose input 1211 is connected to the second output of the control computer 10 and the first bus input 1201 of the control signal block 12 is connected to the second the bus output of logic test selection block 11 and its second bus input 1202 is connected to the third bus output of the test start and stop block 13, whose first input 131 is connected to the output of test end block 23 and its second bus input 132 is connected to The bus input of the logic test selection block 11, the bus input 111 of which is connected to the first bus output of the control computer 10, whose first input 101 is connected to the output of the test end reporting block 26, the first input 261 of which is connected to the first output of the start block 13; the test stop and its second input 262 is connected to the seventh output of the logic test selection block 11 and at the same time the first bus input / output 103 of the control computer 10 is coupled to the bus input / output of the test reading block 25 whose first bus input 251 is connected to the bus the output of the write / read block 22 of the test step and its second bus input 252 is connected to the bus output of the write / read block 24, the first input 241 being connected to the second output of the timing signal block 122 and its second bus input 242 connected to the second the bus output of block 18 reports error, whose first bus input 181 is connected to the bus output of the error mask block 19, and its second bus input 182 is connected to the fourth bus output of the test memory block 14 and its third bus input 183 is connected to the bus output of the logical level comparator block 17, whose first bus input 171 is coupled to the third bus output of the test memory block 14 and its second bus input 172 is coupled to the bus output of the logic level driver block 16 and its third bus input 173 is coupled to the bus output of the 27 level adjustment block 27 the bus input 191 of the error masking block 19 is connected to the fifth bus output of the test memory block 14 and its second bus input 192 is connected to the third bus output of the logical test selection block 11 and at the same time only to the first output of the error reporting block 18 and its first input 231 is connected to the first output of the timing signal block 122 and its second input 232 is connected to the output of the address comparison block 21 whose second bus input 212 is connected to the first bus output of the address block 123 test steps and its first bus input 211 is coupled to the bus output of the end address setting block 20 whose bus input 201 is connected to the first bus output of the logic test selection block 11 and the bus input 284 of the logic and analog test switch block 28 is connected to the bus the output of the test set-up block 41, whose bus input 411 is connected to the third bus input of the control computer 10 and at the same time the second bus input / output 282 of the logical and analog test switch block 28 is connected to the first bus input / output of the bus connection block 29; wherein the bus input 291 is connected to the bus output of the test site selection block 31, whose bus input 311 is connected to the fourth bus output of the analog test setup block 38, whose bus input 381 is connected to the fourth bus output of the control computer 10 whose second input 102 is connected to the output of the measurement result block 40, whose bus input / output 401 is connected to the second bus input / output of the control computer 10, and its bus input 402 is connected to the bus output of the sensor block 36, whose third bus input 363 is connected to the bus output of the block 39 a sensor control whose bus input 391 is connected to the fifth bus output of the analog test setup block 38 and at the same time the second input 362 of the sensor block 36 is connected to the output of the start transmission block 37 whose bus input 371 is connected to the first bus of the analog test setup block 38 and at the same time the first bus input 361 of the sensor block 36 is coupled to the bus output of the measurement circuit block 32 whose bus input / output 321 is connected to the second bus input / output block 29 and its first bus input. 321 is connected to the bus output of the power supply block 34, whose bus input 341 is connected to the bus output of the power control block 35, whose bus input 351 is connected to the third bus output of the analogue test setup block 38 and the second bus input 322 of the configuration block 32. the measuring circuits are connected to the bus output of the mode setting block 33, whose bus input 331 is coupled to the second bus output of the analog test setting block 38.

Jednotlivé shora uvedené bloky mohou být uspořádány podle potřeby různě. Uvádíme vždy jedno z možných provedení: Blok 11 volby logického testu je tvořen adresovým dekodérem zapisovacího signálu, blok 12 řídících signálů obsahuje blok 121 hodin, který je .tvořen přednastavitelným čítačem, dále obsahuje blok 122 časovačích signálů, který obsahuje čítač, jehož výstupy jsou dekódovány v převodníku lzn, jehož výstupy jsou brány jako časovači signály, pak obsahuje blok 123 adres kroků testu tvořený nulovacím čítačem, blok 12 řídících signálů ještě obsahuje mimo tyto bloky registr pro přednastavení čítače bloku 121 hodin, hradlo pro spuštění časovačích signálů a klopný obvod pro nulování čítače adres v bloku 123 adres kroků testu. Blok 13 zpuštění a zastavení testu obsahuje pamětový obvod pro funkci zpuštění a zastavení, blok 14 paměti testu obsahuje pamět kroků testu v maximální hloubce 1 kbit. a přepínač adresování paměti testu pro zápis a čtení, blok 15 volby V/V obsahuje registr pro rozhodnutí a způsob volby vstupních a výstupních kanálů, blok 16 budičů logických úrovní obsahuje výkonové budiče logických úrovní s možnosti uvedení do vysokoimpendančního stavu a s maximálním proudem 500 mA, blok 17 komparátorů logických úrovní obsahuje strobované komparátory a napětovou ochranu vstupů komparátorů, blok 27 nastavení komparačních úrovní obsahuje obvody pro referenční napětí prahů logických úrovní, blok 12 hlášení chyby obsahuje porovnávací obvody pro výsledek komparace logické úrovně a pro očekávaný stav, dále pak hradla pro zamaskování chyby, blok 19 maskování chyby obsahuje registr pro rozhodnutí o způsobu volby maskovaných kanálů. Blok 20 nastavení koncové adresy obsahuje registr pro zapsání adresy posledního kroku testu, blok 21 komparace adresy tvoří číslicový komparátor, blok 22 zápisu a čtení kroku testu obsahuje registr pro uchování adresy kroku testu, na které se test zastavil, blok 23 konce testu je složen ze součtového členu pro signály o konc-i testu a ze součinového členu pro tyto signály s časovacím signálem.The individual blocks mentioned above may be arranged differently as desired. The logic test selection block 11 consists of an address decoder of the write signal, the control signal block 12 comprises a 121-hour block which is formed by a preset counter, and further comprises a timing signal block 122 comprising a counter whose outputs are decoded in the converter lzn, whose outputs are taken as timing signals, it contains a test step address block 123 formed by a reset counter, the control signal block 12 also contains a register for presetting the block counter 121 hours, a gate for triggering the timing signals and a reset circuit the address counters in the test step address block 123. The test start and stop block 13 contains a memory circuit for the start and stop function, the test memory block 14 contains a memory of the test steps at a maximum depth of 1 kbit. and the write / read test memory addressing switch, the I / O selection block 15 includes a register for decision and method of selecting the input and output channels, the logic level driver block 16 comprises high-impedance logic level drivers with a maximum current of 500 mA, logic level comparator block 17 includes strobed comparators and comparator input voltage protection, comparative level adjuster block 27 includes reference voltage threshold logic level circuits, error report block 12 includes comparator circuits for the logical level comparison result and the expected state, as well as masking gates error block 19, the error masking block 19 includes a register for deciding how to select the masked channels. The end address setting block 20 comprises a register for writing the address of the last test step, the address comparison block 21 is a digital comparator, the write step reading and reading block 22 comprises a register for keeping the test step address at which the test stopped. a sum element for the end-test signals and a product for these timing signals.

Blok 24 zápisu a čtení místa chyby obsahuje registry pro zápis chyb kroku testu, blok 25 čtení výsledku testu obsahuje adresový dekodér čtecího signálu, blok 26 hlášení konce testu obshuje klopný obvod pro funkci přerušení řídícího počítače 10. Blok 28 přepínače logického a analogového testu obsahuje 64 kanálový spínač testovacích kanálů, blok 41 nastavení druhu testu obsahuje pamětový obvod pro sepnutí spínačů, blok 29 připojení sběrnic obsahuje testové spínače pro připojení čtyř sběrnic (dvou proudových a dvou napětových) k vybraným kanálům, blok 30 připojovacích sond obsahuje připojovací sondy o různém počtu špiček, blok 31 volby testovaného místa je tvořen registrem pro zápis adresy vybraných dvou kanálů pro připojení sběrnic, blok 32 uspořádání měřících obvodů obsahuje spínače pro správné připojení sběrnic k bloku 34 napájecího zdroje a bloku 36 snímače a referencí řiditelný zpětnovazební napětový zdroj, blok 33 nastavení režimu obsahuje registr pro zapsání informace pro správné sepnutí spínačů připojení do vybraného motivu měřícího bovodu zvoleného analogového testu, blok 34 napájecího zdroje obsahuje proudový a napětový D/A převodník a obvod referenčního napětí, blok 35 řízení zdroje obsahuje registr binárního čísla pro A/D převodník, blok 36 snímače obsahuje napětový diferenční zesilovač, převodník I/U a napětový A/D převodník s přepínačem jeho vstupu, blok 37 startu převodu obsahuje hradla pro spuštění převodu A/D převodníku, blok 39 řízení snímače obsahuje registr adresy pro přepínač vstupu A/D převodníku a registr vybraného rozsahu I/U převodníku, blok 22 výsledku měření je tvořen registrem pro zápis a čtení výsledku převodu A/D převodníku, blok 38 nastavení analogového testu obsahuje adresový dekodér zapisovacího signálu. Řídící počítač 10 obsahuje mimo jiné zesilovač datové a adresové sběrnice, zesilovač čtecích a zápisových signálů a zdroj stabilního hodinového signálu 2 MHz.The error location write and read block 24 includes registers for writing test step errors, the test result reading block 25 contains an address reader decoder, and the test end report block 26 includes a flip-flop for the control computer 10 interrupt function. channel test switch, block 41 test type setting includes a memory circuit for switching the switches, bus connection block 29 contains test switches for connecting four buses (two current and two voltage) to selected channels, block 30 connection probes contains connection probes of different number of peaks , the test site selection block 31 consists of a register to write the address of the selected two bus connection channels, the measurement circuit arrangement block 32 includes switches for correctly connecting the buses to the power supply block 34 and the sensor block 36, and the controllable reference Feedback voltage source, mode setting block 33 includes a register to write information for correct connection of the connection switches to the selected measurement test lead theme of the selected analog test, power supply block 34 contains current and voltage D / A converters and reference voltage circuit. binary number for A / D converter, sensor block 36 includes voltage differential amplifier, I / U converter and voltage A / D converter with its input switch, conversion start block 37 contains gates for triggering A / D converter conversion, sensor control block 39 includes the address register for the A / D converter input switch and the selected I / U converter range, the measurement result block 22 is formed by the register for writing and reading the A / D converter result, the analog test setup block 38 includes an address decoder of the write signal. The control computer 10 includes, inter alia, a data and address bus amplifier, a read / write signal amplifier, and a stable 2 MHz clock signal source.

Funkce konkrétního zapojení zařízení pro testování podle vynálezu spočívá v tom, že je možno provádět v krocích logický test vstupů a výstupů logických obvodů, jak kombinačních tak i sekvenčních, přičemž tyto obvody se nemusí demontovat jsou-li zapojeny v desce plošného spoje jako součást nějakého zapojení. To je umožněno elektrickým odstíněním obvodu okolní sítě. Dochází k tomu impulsním vnucováním logických úrovní do vstupů testovaného obvodu, jehož vstupy mohou být zapojeny do výstupů jiných obvodů. Budič logických úrovní umístěný v bloku 16 budiče logických úrovni má k dipsozici porud až 500 mA pro přetažení těchto výstupů do žádaného logického stavu. Logické obvody, které jsou měřeným objektem 42 se připojují k testeru pomocí vícešpičkových sond umístěných v bloku 30 připojovacích sond. Maximální počet špiček sondy v zapojení podle vynálezu je 64.The function of the particular circuit of the test device according to the invention is that it is possible to perform a logic test of the inputs and outputs of the logic circuits, both combinational and sequential, in steps, and these circuits do not need to be dismantled when wired in the printed circuit board . This is made possible by the electrical shielding of the surrounding network circuit. This is done by impulsing logical levels into the inputs of the circuit under test, whose inputs can be connected to the outputs of other circuits. The logic level driver located in the logic level driver block 16 has up to 500 mA available to drag these outputs to the desired logic state. The logic circuits that are the measured object 42 are connected to the tester by means of multi-peak probes located in the block 30 of the connecting probes. The maximum number of probe tips in the circuit according to the invention is 64.

Špičky připojovací sondy jsou napojeny na testovací kanály, které se mohou navolit z bloku 15 voby V/V, ovládacího blok 16 budičů logických úrovní, do funkce vstup nebo výstup Ve funkci výstup jsou připojeny k budiči logických úrovní a ke vstupu komparátoru v bloku 17 komparátorů logických úrovni a ve funkci vstup jsou připojeny jen ke vstupu komparátoru, budiče logických úrovní jsou uvedeny do vysokoimpedačního stavu.Connecting probe tips are connected to test channels that can be selected from I / O block 15, logic level driver control block 16, to input or output In the output function, they are connected to the logic level driver and comparator input in the 17 comparator block logic levels and in the input function are only connected to the comparator input, the logic level drivers are brought to a high impedance state.

Kompárátor rozhoduje o tom, zde přivedená úroveň odpovídá zvolené logické úrovni, případný nesouhlas je vyhodnocen jako chyba bloku 18 hlášení chyby. Prahy logických úrovni pro blok 17 komparátoru logických úrovni jsou přivedeny z bloku 27 nastavení komparačních úrovní. Nevyužité kanály pro test jsou navoleny do funkce vstup a je u nich blokem 19 maskování chyby anulováno vyhodnocení chyby v bloku 18 hlášeni chyby. Test probíhá po krocích a jeho struktura je zapsána v paměti testu v bloku 14 paměti testu. Počet kroků testu je volitelný nastavením adresy koncového kroku paměti testu v bloku 20 nastaveni koncové adresy, maximální počet kroků je 1000.The comparator decides whether the level brought here corresponds to the selected logical level; any disagreement is evaluated as an error block 18 of the error report. The logical level thresholds for the comparator level comparator block 17 are brought from the comparator level set block 27. The unused test channels are selected for the input function and the error masking block 19 is nullified by the error evaluation block 18 of the error report. The test proceeds in steps and its structure is written in the test memory in block 14 of the test memory. The number of test steps is selectable by setting the end memory address of the test memory in the end address setting block 20, the maximum number of steps being 1000.

Krok testu obsahuje informaci o logickém stavu buzených zvolených výstupních kanálů o očekávané odezvě logických stavů ve vstupních kanálech a nevyužitých testovacích kanálech. Blok 14 paměti testu tedy řidl v krocích blok 15 volby V/V, blok 16 budičů logických úrovní, blok 17 komparátorů logických úrovní, blok 18 hlášení chyby a blok 19 maskování chyby.The test step includes information about the logical state of the excited selected output channels about the expected logical state response in the input channels and the unused test channels. Thus, the test memory block 14 controlled the I / O selection block 15, the logic level driver block 16, the logic level comparator block 17, the error reporting block 18, and the error masking block 19.

Test se spouští povelem z řídícího počítače 10 přes blok 11 volby logického testu do bloku 13 spuštění a zastavení testu, který uvolní pamět testu v bloku 14 paměti testu a spustí řídící signály pro test v bloku 12 řídících signálů.The test is initiated by command from the control computer 10 via the logical test selection block 11 to the test start and stop block 13, which frees the test memory in the test memory block 14 and triggers the test signals for the test in the control signal block 12.

Test končí zastavením na adrese korku testu ve kterém je nalezena chyba, nebo je-li tento krok posledním krokem testu. Pamět testu je čtena adresou z bloku 123 adres kroků testu, který obsahuje čítač adresy řízený frekvencí hodin z bloku 121 hodin.přes blok 122 časovačích signálů. Zastavení testu na koncové adrese uložené v bloku 20 nastavení koncové adresy zajištuje kompárátor adresy umístěný v bloku 21 komparace adresy, který o výsledku komparace informuje blok 23 konce testu, který přijímá i hlášení o celkové chybě testu, tyto informace bere v úvahu jen v čase určeném časovacím signálem z bloku 122 časovačích signálů a tak umožňuje zastavení testu, jak na koncové adrese, tak při nalezení chyby v kroku testu.The test ends with a stop at the test cork address where the error is found, or if this step is the last step of the test. The test memory is read by the address from the test step address block 123, which includes an address counter controlled by a clock frequency from the 121 clock block.through the block 122 of the timing signals. The end address test stored in the end address setting block 20 is provided by the address comparator located in the address comparison block 21, which informs the end of the test block 23 of the comparison result, which also receives a total test error report, taking this information into account a timing signal from block 122 of timing signals and thus allows the test to be stopped, both at the end address and when an error is found in the test step.

Signál konec testu přijímá blok 13 spuštění a zastavení testu, který mimo jiné podá tuto zprávu přes blok 26 hlášení konče testu řídícímu počítači 10. Ten pak čte přes blok 25 čtení výsledku testu krok testu z bloku 22 zápisu a čtení kroku testu a místo chyby z bloku 24 zápisu a čtení místa chyby, do kterého je chyba zapsána z bloku 18 hlášení chyby v okamžiku určeném časovacím signálem z bloku 122 časovačích signálů.The test end signal receives the test start and stop block 13, which inter alia reports this message through the test end report block 26 to the control computer 10. The reader then reads the test step from block 22 of writing and reading the test step and block 24 of writing and reading the error location to which the error is written from the error reporting block 18 at the time determined by the timing signal from the timing signal block 122.

Řídící počítač také určuje parametry testu přes blok 11 volby logického testu, nahrává pamět pro test v bloku 14 paměti testu, řídicí signály pro výběr vstupních a výstupních kanálů v bloku 15 volby V/V a maskovací signály ohyb v bloku 19 maskovací chyby, nastavuje periodu hodinového signálu v bloku 12 řídících signálů pro blok 121 hodin a tím určuje rychlost testu, nuluje čítač adres kroků testu v bloku 123 adres kroků testu a tím současně přepne přepínač adresování paměti testu v bloku 14 paměti testu do stavu zápisu do paměti. Dále zařízení pro testování podle vynálezu umožňuje provádět analogové testy, jako je test správného připojení vícešpičkové sondy na logický obvod, měření malého odporu konstantním proudem, měření velkého odporu konstantním napětím, měření odporu konstantním napětím 0, ZV s vyloučením vlivu odporů sběrnic, vhodné pro měření v přítomnosti P-N přechodu a test přiloženého napětí.The control computer also determines the test parameters through the logical test selection block 11, loads the test memory in the test memory block 14, the input / output channel selection control signals in the I / O block 15, and the bend masking signals in the masking error block 19, adjusts the period. clock signal in block 12 of control signals for block 121 hours, thereby determining the test speed, resetting the test step address counter at block 123 of the test step addresses, thereby simultaneously switching the test memory addressing switch in test memory block 14 to the write state. Furthermore, the testing device according to the invention makes it possible to carry out analog tests, such as the test of correct connection of a multi-peak probe to a logic circuit, low resistance measurement with constant current, high resistance measurement with constant voltage, constant voltage measurement 0, ZV excluding bus resistance. in the presence of a PN junction and the applied voltage test.

Pro analogové testy se testovací kanály přepnou v bloku 28 přepínače logického a analogového testu do režimu analogového testu k bloku 29 připojení sběrnic. Blok 28 přepínače logického a analogového testu je řízen z bloku 4_1 nastavení druhu testu napojeného na řídící počítač 10. Analogové měřeni probíhá vždy mezi dvěma vybranými kanály pomocí sběrnic k nim připojených, dvou proudových a dvou napětových.For analog tests, the test channels are switched in block 28 of the logic and analog test switches to analog test mode to bus 29. The logic and analog test switch block 28 is controlled from the test type setting block 41 connected to the control computer 10. Analog measurements are always performed between two selected channels by means of buses connected to them, two current and two voltage.

Připojení sběrnic k vybraným kanálů je uskutečněno v bloku 29 Připojení sběrnic, vybrané kanály pro měření jsou určeny v bloku 31 volby testovaného místa. Motiv uspořádání měřících obvodů a k nim připojených sběrnic podle druhu analogového měření je vytvořen v bloku 32 uspořádání měřících obvodů a zadaný blokem 33 nastavení režimu. Napájecí zdroj pro měření je tvořen blokem 34 napájecího zdroje, který obsahuje zdroj referenčního napětí a napětový a proudový D/A převodník. Blok 34 napájecího zdroje je programován z bloku 35 řízení zdroje. Napětí nebo proud měřeného objektu 42 je měřen v bloku 36 snímače, který obsahuje diferenční napětový zesilovač.Bus connection to selected channels is made in block 29 Bus connection, selected measurement channels are specified in block 31 of the test site selection. The motive arrangement of the measuring circuits and the associated buses according to the type of analog measurement is created in the measuring circuit arrangement block 32 and entered by the mode setting block 33. The power supply for measurement is a power supply block 34 that includes a reference voltage source and a voltage and current D / A converter. The power supply block 34 is programmed from the power management block 35. The voltage or current of the measured object 42 is measured in a sensor block 36 that includes a differential voltage amplifier.

I/U převodník a napětový A/D převodník, který převádí výsledný napětový signál měření na číslicový údaj. Podmínky měření jsou pro blok 36 snímače nastaveny v bloku 39 řízeni snímače. Převod A/D převodníku je spuštěn řídícím počítačem 10 přes blok 38 nastavení analogového testu do bloku 37 startu převodu, konec převodu A/D převodníku je oznámen řídícímu počítači 10 přes'blok 40 výsledku měření, z kterého pak řídící počítač 10 čte údaj o výsledku měřeni. Řídící počítač 10 také přes blok 38 nastavení analogového testu zadává parametry testu do bloku 31 volby testovaného místa, bloku 35 řízeni zdroje, bloku 39 řízení snímače a bloku 33 nastavení režimu.I / U converter and voltage A / D converter, which converts the resulting measurement voltage signal into a digital indication. The measurement conditions for sensor block 36 are set in sensor control block 39. The A / D converter conversion is triggered by the control computer 10 via the analog test setup block 38 to the transfer start block 37, the end of the A / D converter conversion is notified to the control computer 10 via the measurement result block 40 from which the control computer 10 reads the result data. measurement. The control computer 10 also enters the test parameters into the test site selection block, the source control block 35, the sensor control block 39, and the mode setting block 33 via the analog test setup block 38.

Zařízení pro testování podle vynálezu dovoluje v krátkém čase provádět funkční testy logických integrovaných obvodů v pouzdrech D/L na osazené desce plošného spoje. Kromě vybavení pro funkční testy obsahuje zařízení pro testování ještě prostředky pro analogové testy měřeného obvodu a jeho okolí:The test device according to the invention makes it possible in a short time to perform functional tests of logic integrated circuits in D / L housings on a printed circuit board. In addition to functional test equipment, the test equipment also includes means for analogue tests of the circuit under test and its surroundings:

1) Test správného připojení sondy1) Test the probe connection correctly

Toto vybavení je plně programovatelné a jeho využití závisí na návrháři testu. Testovací programy pro jednotlivé obvody řady 74, případně jiné řady slučitelné s TTL úrovněmi signálů budou předem připraveny a zařazeny do knihoven. Vlastní test obvodu probíhá z paměti, která má hloubku 1 kbit.This equipment is fully programmable and its use depends on the test designer. Test programs for each 74-series or other TTL-compatible series will be pre-built and included in the libraries. The circuit test itself takes place from a memory of 1 kbit.

Claims

Apparatus for testing logic circuits and resistors on a printed circuit board in which the bus input / output of the measured object is connected to a second bus input / output of the connection probe block, characterized in that the first bus input / output of the connection probe block (30) is connected with a third bus input / output (283) of the logic and analog test switch block (28), the first bus input / output (281) of which is connected to the bus input / output of the logic level driver block (16), the first bus input (161) is connected to the first bus output of the test memory block (14) and its second bus input (162) is connected to the bus output of the I / O block (15) whose first bus input (151) is connected to the sixth bus output of the block (11) the logic test selection and its second bus input (152) is connected to the second bus output of the memory block (14) A test input whose fourth input (144) is connected to the output of the control signal block (12) and its first bus input (141) is connected to the second bus output of the test start / stop block (13) and its second bus input (142). interconnected to the fourth bus output of the logic test selection block (11) and its third collection 2538388 the null input (143) is coupled to the third bus output of the test step block contained in the control signal block (12) which also comprises the block (122) a timing signal and a clock block (121) whose input (1211) is connected to a second output of the control computer (10) and the first bus input (1201) of the control signal block (12) is connected to a second bus output of the logical selection block (11) test and its second bus input (1202) is connected to the third bus output of the start and stop block (13) of the test, the first input (131 ) is connected to the output of the test end block (23) and its second bus input (132) is connected to the fifth bus output of the logic test selection block (11) whose bus input (111) is connected to the first bus output of the control computer (10) whose first input (101) is connected to the output of the test end block (26), whose first input (261) is connected to the first output of the test start and stop block (13) and its second input (262) is connected to the seventh output the logic test selection block (11) and at the same time the first bus input / output (103) of the control computer (10) is coupled to the bus input / output block (25) of reading the test result; whose first bus input (251) is connected to the bus output of the block (22) writing and reading the test step and its second bus input (252) is connected to the bus output of the write / read block (24) of the fault location, the first input (241) of which is connected to the second output. the block of the timing signal block (122) and its second bus input (242) is connected to the second bus input of the error reporting block (18), whose first bus input (181) is connected to the bus output of the error mask block (19) and its second bus input the input (182) is connected to the fourth bus output of the test memory block (14) and its third bus input (183) is connected to the bus input of the logic level comparator block (17) whose first bus input (171) is connected to the third bus output the test memory block (14) and its second bus input (172) is connected to the bus input of the logic level driver block (16) and its third bus input (173) is connected to the bus output of the comparator level adjustment block (27) and the first bus the input (191) of the error mask block (19) is connected to the fifth bus output of the test memory block (14) and its dr the second bus input (192) is connected to the third bus output of the logic test selection block (11) and at the same time the third input (233) of the test end block (23) is connected to the first output of the error reporting block (18) and its first input (231) is coupled to the first output of the timing signal block (122) and its second input (232) is connected to the output of the address comparison block (21) whose second bus input (212) is connected to the first bus output of the address block block (123); its first bus input (211) is coupled to the bus output of the end address setting block (20) whose bus input (201) is connected to the first bus output of the logic test selection block (11) and the bus input (284) of the block (28) the logic and analog test switches are connected to the bus input of the test type setting block (411), whose bus input (411) is connected to the third bus output controlling the computer (10) and the second bus input / output (282) of the logic and analog test switch block (28) is connected to the first bus input / output of the bus connection block (29), the bus input (291) of which is connected to the bus output. a test site selection block (31) whose bus input (311) is connected to a fourth bus output of an analog test setup block (38) whose bus input (381) is connected to a fourth bus output of a control computer (10) whose second input ( 102) is connected to the output of the measurement result block (40) whose bus input / output (401) is connected to a second bus input / output of the control computer (10) and its bus input (402) is connected to a bus. the output of the sensor block (36) whose third bus input (363) is connected to the bus output of the sensor control block (391 ') connected to the fifth bus output of the analog test setup block (38) and the second input (362) the sensor block (36) is connected to the output of the transmission start block (37), whose bus input (371) is connected to the first bus output of the analog test setup block (38) and the first bus input (361) of the block (36) the sensor is coupled to the bus output of the measurement circuit block (32) whose bus input / output (321) is connected to the second bus input / output (29) of the bus connection and its first bus input (321) is connected to the bus output of the block (34) a power supply whose bus input (341) is connected to the bus output of a power supply block (35) whose bus input (3) 51) is connected to the third bus output of the analog test setup block (38) and at the same time the second bus input (322) of the measurement circuit arrangement block (32) is connected to the bus output of the mode setting block (33) whose bus input (331) to the second bus output of the analog test setup block (38).