CS258769B1

CS258769B1 - 6ten Wearable Metering Mode Wearable —

Info

Publication number: CS258769B1
Application number: CS862223A
Authority: CS
Inventors: Karel Exner; Jiri Kristen
Original assignee: Karel Exner; Jiri Kristen
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1988-09-16
Also published as: CS222386A1

Abstract

Zapojení řeší problém testování pamětí v modifikovaném pracovním režimu na zkoušečích, které jsou vybavené pouze jednoduchými testovacími vzorky typu normální zápis a čtení. Funkce zapojení spočívá v rozšíření počtu testovacích fází a nahrávání v každé fázi vždy doplňkové informace oproti informaci čtené, přičemž ve všech fázích testování režimu modifikované čtení - zápis je nastaven jeho časový diagram průběhu signálů a přitom nahrávání obsahu do testované paměti v první fázi následuje po čtení s potlačenou kontrolou podle datového vzorku. Podstata zapojení spočívá v tom, že blok řízené negace je vložen do signálové cesty obsahového vzorku ze zkoušeče tak, že je možné vzájemně zaměňovat komplementárnost signálů k vyhodnocovacímu obvodu a zvlášť komplementárnost signálů k testované paměti vzhledem k obsahovému vzorku. Zapojení je také rozšířeno o řídicí obvod a blok řízení vyhodnocení. Zapojení může být využito při testování v oborech výpočetní techniky, automatizace a regulace.The circuit solves the problem of testing memories in a modified operating mode on testers that are equipped only with simple test samples of the normal write and read type. The circuit function consists in expanding the number of test phases and recording additional information in each phase compared to the information read, while in all phases of testing the modified read - write mode its time diagram of the signal course is set, while recording the content into the tested memory in the first phase follows the reading with suppressed control according to the data sample. The essence of the circuit is that the controlled negation block is inserted into the signal path of the content sample from the tester so that it is possible to interchange the complementarity of the signals to the evaluation circuit and especially the complementarity of the signals to the tested memory with respect to the content sample. The circuit is also expanded to include a control circuit and an evaluation control block. The circuit can be used in testing in the fields of computer technology, automation and regulation.

Description

Vynález, se týká zapojení pro měření pamětí v pracovním režimu typu modifikované čteni-zápis při testování pamětí na zkoušečich vybavených zkušebními programy, realizující měření normálního pracovního režimu paměti a dále se týká zapojení pro provádění tohoto způsobu měření.The present invention relates to a circuit for measuring memories in a modified read-write mode of operation when testing memories on testers equipped with test programs that perform measurements of a normal memory mode of operation, and further relates to a circuit for performing this method of measurement.

Dosud užívaný způsob měření pracovního režimu typu modifikované čtení-zápis při testování pamětí na zkoušečich vybavených zkušebními programy realizující měření prostého režimu zápisu a čtení paměti vycházel z testovacího programu generovaného zkoušečem. Byl proto zjednodušen tak, že v prvé fázi měření, které odpovídá v normálním pracovním režimu zápisu do paměti byla při měření pracovního režimu typu modifikované čtení-zápis podle příslušného časového diagramu nahrána data bez kontroly čtených dat, protože obsah testované paměti nebyl definován a postupně se překryl nahráním užitého datového vzorku testovacího programu.The method used to measure the working mode of the modified read-write type when testing memories on testers equipped with test programs implementing measurement of the read-write mode was based on a test program generated by the tester. It was therefore simplified in that, in the first phase of the measurement that corresponds to the normal write mode of operation, the read-write mode of operation was measured according to the respective time diagram, without data reading, because the content of the test memory was not defined and by uploading the used test sample data.

V druhé fázi měření, které odpovídá v normálním pracovním režimu čtené z paměti, byl při měření režimu typu modifikované čtení-zápis podle příslušného časového diagramu čten a kontrolován obsah podle datového vzorku testovacího programu a znovu se zapisovala ta samá nezměněná informace, která se po ukončení druhé fáze měřeni paměti již nekontrolovala. To znamenalo, že se při dosud užívaném měření pracovního režimu typu modifikované čtení-zápis nikdy důsledně netestovala schopnost zápisu změněného obsahu do čtené buňky paměti.In the second phase of the measurement, which corresponds to the normal read mode, the read-write mode was read and checked according to the test program data sample, and the same unchanged information was read again after completion the second phase of memory measurement was no longer checked. This meant that the ability to write changed content to a read memory cell has never been rigorously tested in a modified read-write mode of operation.

K tomuto nedostatku docházelo proto, že nikdy nebyla pamět čtena při současném zápisu změněné informace do kontrolované buňky a tedy měření neověřovalo podstatu modifikovaného režimu čtení-zápis, ale pouze předpokládalo správnou činnost paměti v neověřených částech pracovního režimu na základě celkově bezchybné funkce.This drawback was due to the fact that the memory was never read while the changed information was written to the checked cell and thus the measurement did not verify the nature of the modified read-write mode, but merely assumed proper memory operation in unverified parts of the working mode.

Navíc se tím znesnadňovala detekce vzájemného ovlivňováni pamětových buněk v modifikovaném režimu čtení-zápis.In addition, this made it difficult to detect the interaction of memory cells in a modified read-write mode.

Tyto nedostatky odstraňuje zapojení pro měření paměti v pracovním režimu modifikované čtení,-zápis podle vynálezu, jehož podstata spočívá v tom, že první datový výstup až p-ý datový výstup testovacího budiče jsou připojeny k testované paměti, jejíž první datový výstup až p-ý datový výstup jsou připojeny k testovacímu komparátoru, jehož první datový výstup až m-tý datový výstup jsou připojeny k vyhodnocovacímu obvodu, přičemž první vzorková svorka až p-tá vzorková svorka zapojení jsou připojeny k prvnímu vzorkovému vstupu až p-tému vzorkovému vstupu bloku řízené negace, jehož první vzorkový výstup až m-tý vzorkový výstup jsou připojeny k vyhodnocovacímu obvodu, jehož výstup je připojen k výstupní svorce zapojení, přičemž první řídicí svorka, druhá řídicí svorka a třetí řídicí svorka jsou připojeny k řídicímu obvodu, jehož první ovládací výstup až 1-tý ovládací výstup jsou připojeny k bloku řízení vyhodnocení a jehož první řídicí výstup až k-tý řídicí výstup jsou připojeny k bloku řízené negace, jehož první datový výstup až m-tý datový výstup jsou připojeny k testovacímu budiči.These drawbacks are eliminated by the memory read-out circuit in the modified read mode of operation, according to the invention, characterized in that the first data output to the p-th data output of the test driver is connected to the test memory, the first data output to the p-ý the data output is connected to a test comparator whose first data output up to the m-th data output is connected to the evaluation circuit, wherein the first sample terminal to the fifth sample connection terminal are connected to the first sample input to the fifth sample input of the negation block wherein the first sample output to the m-th sample output is connected to an evaluation circuit, the output of which is connected to a wiring output terminal, wherein the first control terminal, the second control terminal and the third control terminal are connected to a control circuit whose first control output is up to 1; -the control output are connected to the evaluation control block and whose first control output to the th-th control output are connected to the negation-controlled block whose first data output to the m-th data output are connected to the test driver.

Zapojení pro měření pamětí v pracovním režimu typu modifikované čtení-zápis má tyto výhody:The modified read / write operating mode has the following advantages:

Dochází k měření testované paměti ve všech částech pracovního režimu typu modifikované čtení-zápis a její. činnost je tímto způsobem explicitně ověřována. Způsob měření usnadňuje detekci chyby vzniklé vzájemným ovlivněním pamětových buněk testované paměti v pracovním režimu typu modifikované čtení-zápis. Nadto zapojení provádějící tento způsob měření umožňuje měřit pracovní režim modifikované Čtení-zápis na všech vestavěných lineárních testovacích vzorcích uvažovaného zkoušeče, které mají vlastnost totožnosti v blocích testovací sekvence vzniklých dělením modulu nejvyšší adresový řád. Konečně uvedený způsob měření qvěří schopnost všech buněk paměti, když v pracovním režimu modifikované čtení-zápis zapíše z datové logické jedničky logickou nulu a zpětně logickou jedničku s následující kontrolou zápisu.Test memory is measured in all parts of the modified read-write mode and its mode. the activity is explicitly verified in this way. The measurement method facilitates the detection of an error caused by the interaction of the memory cells of the test memory in a modified read-write mode of operation. In addition, the wiring performing this method of measurement makes it possible to measure the Modified Read-Write operating mode on all built-in linear test samples of the contemplated tester having the identity property in the test sequence blocks generated by the division of the highest address order. Finally, said measurement method q verifies the ability of all memory cells when in a modified read-write mode of operation, it writes a logical zero from a data logical one and a reverse logical one followed by a write check.

Na připojených výkresech je na obr. 1 znázorněn časový diagram měřicích fází a příkladný průběh řídicích signálů zapojení provádějící měření podle vynálezu, na obr. 2 je zobrazeno příkladné zapojení pro měření pamětí v pracovním režimu typu modifikované čtení-zápis podle předmětu vynálezu a na obr. 3 je nakresleno konkrétní příkladné zapojení pro provádění měření pamětí.In the accompanying drawings, FIG. 1 shows a timing diagram of the measurement phases and an exemplary waveform of the wiring control signals performing the measurement of the present invention; FIG. 2 shows an exemplary wiring for the read-write operation of the modified read-write operation mode; 3 illustrates a particular exemplary circuit for performing memory measurements.

časový diagram průběhu řídicích signálů v zapojení pro provádění způsobu měření podle vynálezu uvedený na obr. 1 znázorňuje rozděleni na jednotlivé fáze a činnost v uvažované fázi. Měření v pracovním režimu typu modifikované čtení-zápis probíhá ve čtyřech fázích a je rozšířeno oproti měření pracovního režimu prostého zápisu a čtení, které je zabudované v uvažovaném zkoušeči. K rozšíření počtu fází dochází jejich rozlišením podle vyššího adresovacího řádu než je adresovací rozsah měření paměti, přičemž v jednotlivých fázích měření je vždy nahráván doplňkový obsah oproti obsahu nahrávaném v předcházející fázi.A timing diagram of the control signals in the circuit for performing the measurement method of the invention shown in Fig. 1 shows the phase separation and operation in the phase under consideration. Modifications in the Modified Read / Write operating mode take place in four phases and are extended compared to the read / write operating mode measurement built in the tester under consideration. The number of phases is expanded according to a higher addressing order than the memory measurement addressing range, with additional content being recorded in each phase of the measurement compared to the content recorded in the previous phase.

V první fázi měření určené řídicími signály na první až třetí řídicí svorce v úrovni logické jedničky, jedničky a nuly probíhá nahrávání obsahu ve tvaru odpovídajícím datovému vzorku ze zkoušeče do celé kapacity paměti. K nahrávání dochází v modifikovaném režimu po čtení obsahu každé buňky paměti, jehož kontrola je v první fázi měřeni potlačena.In the first measurement phase, determined by the control signals at the first to third control terminals at logic one, one and zero, the content in the form corresponding to the data sample from the tester is uploaded to the entire memory capacity. Recording occurs in modified mode after reading the contents of each memory cell whose control is suppressed in the first phase of measurement.

Ve druhé fázi měření určené řídicími signály na první až třetí řídicí svorce v úrovni logických jedniček probíhá do celé paměti nahrávání obsahu v komplementárním tvaru datového vzorku zkoušeče. Přitom k nahrávání dochází v modifikovaném režimu vždy po čtení a kontrole obsahu každé buňky paměti podle přímého datového vzorku. Ve třetí fázi měření určené řídicími signály ha první až třetí svorce v úrovni logické jedničky, nuly a nuly je opět testovací paměť čtena při současné kontrole čteného obsahu komplementárním datovým vzorkem zkoušeče a do každé přečtené báňky je v zápětí zapisován obsah odpovídající přímému datovému vzorku zkoušeče.In the second phase of the measurement determined by the control signals at the first to third control terminals at the level of the logical ones, the content uploading takes place in the complementary form of the tester data sample into the entire memory. The recording takes place in a modified mode each time after reading and checking the contents of each memory cell according to a direct data sample. In the third phase of the measurement determined by the control signals h and the first to third terminals at the logical one, zero and zero levels, the test memory is read again while checking the read content with the complementary tester data sample and the content corresponding to the direct tester data.

Konečně ve čtvrté fázi měření určené řídicími signály na první až třetí řídicí svorce v úrovni logické jedničky, nuly a jedničky je testovaná paměť čtena při současné kontrole obsahu přímým datovým vzorkem zkoušeče, zatímco vzápětí je do čtené buňky nahráván obsah odpovídající komplementárnímu datovému vzorku. Z popsaného časového diagramu je patrna polarita nahrávané a čtené inforamce z paměti i způsob kontroly a potlačení kontroly.Finally, in the fourth measurement phase determined by the control signals at the first to third control terminals at the logical one, zero and one level, the test memory is read while simultaneously checking the content with the direct tester data sample, and immediately thereafter the content corresponding to the complementary data sample is loaded. The described time diagram shows the polarity of the recorded and read information from the memory as well as the way of checking and suppressing the check.

Přitom znázorněný signál na první řídicí svorce odpovídá v úrovni logické jedničky nastavení pracovního režimu typu modifikované čtení-zápis.In this case, the signal shown on the first control terminal corresponds, in logical one, to a modified read-write mode of operation.

Signály na následujících řídicích svorkách odpovídají vyššímu adresovacímu řádu užitému k rozšíření počtu fází a signálu určujícího zápis nebo čtení normálního režimu zápisu a čtení. Signál na výstupu obvodu řízení vyhodnocení v úrovni logické nuly blokuje vyhodnocová ní čtené informace z paměti.The signals on the following control terminals correspond to the higher addressing order used to extend the number of phases and the signal determining the write or read of the normal write and read mode. A signal at the logic zero level evaluation control circuit output blocks evaluation of the read information from the memory.

Na obr. 2 je nakresleno zapojení pro měření pamětí. První datový výstup 211 až p-tý datový výstup 21P testovacího budiče 200 jsou připojeny k testované paměti 100, jejíž první datový výstup 111 až p-tý datový výstup IIP jsou připojeny k testovacímu komparátorů 300, jehož první datový výstup 311 až m-tý datový výstup 31M jsou připojeny k vyhodnocovacímu oLvodu 600, přičemž první vzorková svorka 01 až p-tá vzorková svorka OP zapojení jsou připojeny k prvnímu vzorkovému vstupu 501 až p-tému vzorkovému vstupu 509 bloku 500 řízené negace, jehož první vzorkový výstup 511 až m-tý vzorkový výstup 51M jsou připojeny k vyhodnoco vacímu obvodu 600, jehož výstup 620 je připojen k výstupní svorce 020 zapojení, přičemž první řídicí svorka 11, druhá řídicí svorka 12 a třetí řídicí svorka 13 jsou připojeny k řídicímu obvodu '400, jehož první ovládací výstup 431 až 1-tý ovládací výstup 43L jsou připojeny k bloku 700 řízeni vyhodnocení, a jehož první řídicí výstup 421 až k-tý řídicí výstup 42K jsou připojeny k bloku 500 řízené negace, jehož první datový výstup 531 až m-tý datový výstup 53M jsou připojeny k testovacímu budiči 200.Fig. 2 shows a circuit for measuring memory. The first data output 211 to the p-th data output 21P of the test driver 200 are coupled to the test memory 100, whose first data output 111 to the p-th data output IIP is coupled to the test comparator 300, the first data output 311 to the m th data the output 31M are connected to the evaluation circuit 600, wherein the first sample terminal 01 through the fifth sample terminal OP of the connection is connected to the first sample input 501 to the fifth sample input 509 of the controlled negation block 500, whose first sample output 511 to the mth the sample output 51M is connected to an evaluation circuit 600 whose output 620 is connected to the wiring output terminal 020, the first control terminal 11, the second control terminal 12 and the third control terminal 13 being connected to the control circuit 400, whose first control output 431 Up to 1-th control output 43L is coupled to the evaluation control block 700, and first control output 421 to k-th control output 42K are coupled to the negation-controlled block 500, whose first data output 531 to m-th data output 53M are coupled to the test driver 200.

Konkrétní příkladné zapojení pro měření pamětí v modifikovaném režimu čtení-zápis podle předmětu vynálezu je uvedeno na obr. 3. Naznačuje možné řešeni zapojení pro jeden bit vstupního datového vzorku.A specific exemplary circuitry for measuring memories in a modified read-write mode of the present invention is shown in FIG. 3. It indicates a possible circuit solution for one bit of an input data sample.

Funkci zapojení podle-vynálezu je následující:The function of the circuit according to the invention is as follows:

Na první vstupní řídicí svorku kl je přiváděn signál určující typ pracovního režimu buč pro normální zápis čtení nebo pro modifikované čtení-zápis. Na druhou vstupní řídicí svorku 12 je přiváděn signál zápisu nebo čtení vysílaný souběžně s datovým vzorkem pro normální pracovní režim z uvažovaného zkoušeče.The first input terminal k1 receives a signal indicating the type of operating mode either for normal read write or modified read write. The second input control terminal 12 is supplied with a write or read signal transmitted concurrently with the normal operating mode data sample from the tester under consideration.

Na třetí vstupní řídicí svorku 13 je přiváděn signál od rozšířeného řádu ležícího mimo rozsah vlastní adresace testované paměti. Podle přiváděné signální kombinace je v řídicím obvodu 400 určeno odpovídající přiřazení signálů na výstupy řídicího obvodu 400 tak, aby v normálním pracovním režimu přes řídicí výstupy 421, ... 42K, byl ovládán blok 500 řízené negace, který na své svorkové výstupy 511, .... 51M a na své datové výstupy 531, .... 53M připojí signály na vstupních vzorkových svorkách Ol, .... OP. Naproti tomu v pracovním režimu typu modifikovaného čtení-zápisu ovládá řídicí obvod 400 blok 500 řízené negace podle jednotlivých fází řízení tak, aby v prvé a ve třetí fáli byla na datových výstupech 531, ... 53M bloku 500 řízené negace informace shodná s informaci přiváděnou na vlastní vzorkové svorky Ol, ... OP a na vzorkových výstupech 511, .... 51M bloku 500 řízené negace byla komplementární informace k přiváděné informaci na vstupní vzorkové -svorky Ol, .... OP.The third input control terminal 13 receives an extended order signal lying outside the actual addressing range of the test memory. Depending on the signal combination being supplied, the control circuit 400 determines the corresponding signal assignment to the outputs of the control circuit 400 so that in normal operation mode the control negation block 500 is actuated via the control outputs 421, ... 42K, which, to its terminal outputs 511, is controlled. ... 51M and to its data outputs 531, .... 53M append signals at the input sample terminals Ol, .... OP. In contrast, in the modified read-write mode of operation, the control circuit 400 controls the negation control block 500 according to the individual control phases so that in the first and third fales the information outputs 531, ... 53M of the negation control block 500 match the information supplied. on the actual sample terminals A1, ... OP, and on the sample outputs 511, .... 51M of the negation controlled block 500, complementary information to the input information at the input sample terminals A1, ... OP.

Naopak ve druhé a čtvrté fázi je z datových výstupů 531, ... 53M bloku 500 řízené negace vysílána komplementární a ze vzorkových výstupů 511, .... 51M přímá informace přiváděná na vstupní vzorkové svorky. Řídicí obvod 400 pomocí signálů z ovládacích výstupů 431,...Conversely, in the second and fourth phases, complementary information is output from the data outputs 531, ..., 53M of the negation control block 500, and from the sample outputs 511, ..., 51M, direct information supplied to the input sample terminals. Control circuit 400 using signals from control outputs 431, ...

43L přes ovládací vstupy 701, .... 7OL obvodu 700 řízené vyhodnoceni ovládá kontrolu čtení informace. Ovládání v pracovním režimu typu normálního zápisu a čtení povoluje kontrolu informace čtené z testované paměti ve fázi čtení. Naopak v pracovním režimu typu'modifikovaného čtení-zápisu ovládání potlačuje kontrolu v prvé fázi a ve zbývajících třech fázích je kontrola povolena.43L through the control inputs 701, ..., 7OL of the control evaluation circuit 700 controls the information reading check. The normal write and read operating mode control allows information read from the test memory to be checked at the read phase. Conversely, in a modified read-write mode of operation, control suppresses control in the first phase and control is enabled in the remaining three phases.

Další části obvodu fungují při modifikovaném pracovním režimu i při normálním pracovním režimu shodně a umožňují provádět způsob měření popsaný v souvislosti s časovým diagramem uvedeným na obr. 1. Signál TOFF strobuje měření doby uvolněni a signál TAC strobuje měření doby vybavení obsahu z výstupu testované paměti IOOíThe other parts of the circuit operate identically in the modified operating mode and in the normal operating mode, and allow the measurement method described in relation to the timing diagram shown in Figure 1 to be performed. The TOFF signal strobes the release time measurement and the TAC signal strobes the

Vynález je možné aplikovat na úplnou adresovací kapacitu uvažovaného zkoušeče jednoduchým rozšířením adresových řádů jednobitovým čítačem, umístěným v adaptéru.The invention can be applied to the full addressing capacity of the contemplated tester by simply extending the address orders by a one-bit counter located in the adapter.

Uvedený vynález je určen pro užití ve zkoušeČích pamětí.The present invention is intended for use in memory testers.

Claims

A memory readout configuration in a modified read-write operation mode, characterized in that the first data output (211) to the p-th data output (21P) of the test driver (200) are connected to a test memory (100) whose first data output (111) to p-th data output (IIP) are connected to a test comparator (300) whose first data output (311) to m-th data output (31M) are connected to the evaluation circuit (600), wherein the first sample terminal (01) to the fifth sample (OP) connections are connected to the first sample input (501) to the fifth controlled negation sample input (50P), whose first sample output (511) to the mth sample output (51M) are connected to an evaluation circuit (600) whose output (620) is connected to the output terminal (020) of the wiring, the first control terminal (11), the second control terminal (12) and the third control terminal (13) being connected to the control circuit ( 400), j wherein the first control output (431) to the 1 st control output (43L) are connected to the evaluation control block (700), and whose first control output (421) to the th control output (42K) are connected to the block (500) controlled negations whose first data output (531) to the m th data output (53M) are coupled to the test driver (200).