CS258948B1

CS258948B1 - Connection of two-stage impulse corrector

Info

Publication number: CS258948B1
Application number: CS872416A
Authority: CS
Inventors: Ivan Mrazek
Original assignee: Ivan Mrazek
Priority date: 1987-04-10
Filing date: 1987-04-10
Publication date: 1988-09-16
Also published as: CS241687A1

Abstract

Řešení spadá do oblasti elektronického měření rychlosti kolejových vozidel impulsními signály. Řeší zvýšení šumové imunity a spolehlivosti stávajících zapojení. Podstatou je nahrazení stávající diodové matice logickou sítí sestavenou z hradel NAND.The solution falls into the field of electronic measurement of the speed of rail vehicles using impulse signals. It solves the problem of increasing the noise immunity and reliability of existing circuits. The essence is to replace the existing diode matrix with a logic network composed of NAND gates.

Description

Vynález se týká zapojení dvoustupňového korektoru impulsů pro provádění elektronické korekce informace generované otáčkovým čidlem, u kterého se řeší zvýšení Sumové imunity.The invention relates to a two-stage pulse corrector for the electronic correction of information generated by a speed sensor in which the increase in Sum immunity is solved.

Dosud používaný korektor pracuje na principu definovaného vynechávání přicházejících impulsů. Tato činnost je řešena čítačem impulsů, následnou diodovou maticí a negovaným součinovým hradlem. Vzhledem k tomu, že ve stávajícím zapojení jsou použity prvky pracující s úrovní TTL, je vlivem použití diod narušena jejich šumová imunita. Tento korektor je využíván u lokomotivního tachografu, kde úroveň rušivých signálů je velká a dochází tak k nespolehlivé činnosti celého obvodu korektoru.The corrector used so far works on the principle of a defined omission of incoming pulses. This activity is solved by pulse counter, subsequent diode matrix and negated product gate. Due to the fact that TTL-level elements are used in the current circuit, their noise immunity is impaired by the use of diodes. This corrector is used in the locomotive tachograph, where the level of interfering signals is high and thus the whole corrector circuit is unreliable.

Uvedené nevýhody odstraňuje zapojení dvoustupňového korektoru impulsů podle vynálezu, jehož podstatou je, že jednotlivé vstupy čtyřvstupového hradla NAMD jsou připojeny přes oddělovací odpory na kladnou svorku napájení a současně jsou jednotlivé vstupy čtyřvstupového hradla NAND, propojeny s výstupními svorkami programového propojovacího pole, přičemž čtvrtá svorka je galvanicky spojena s pátou svorkou. Výstup čtyřvstupového hradla NAND je propojen na druhý vstup prvního dvouvstupového hradla NAND, jehož první vstup je spojen se vstupní svorkou impulsového napětí a současně s prvním vstupem druhého dvouvstupového hradla NAND i se vstupní svorkou prvního čtyřbitovéhc binárního čítače.These disadvantages are eliminated by the two-stage pulse corrector according to the invention, which is based on the fact that the individual inputs of the four-input NAMD gate are connected via isolation resistors to the positive power terminal and simultaneously the individual inputs of the four-input NAND gate are connected to the output terminals of the program jumper field. galvanically connected to the fifth terminal. The output of the four-input NAND gate is connected to the second input of the first two-input NAND gate whose first input is connected to the pulse voltage input terminal and simultaneously to the first input of the second two-input NAND gate and the input terminal of the first four-bit binary counter.

Výstup druhého dvouvstupového hradla NAND je připojen přes první kondenzátor a v sérii s ním zapojeným prvním odporem na elektrickou nulu, přičemž paralelně k prvnímu odporu je připojena první ochranná dioda svoji anodou na elektrickou nulu a společný bod mezi prvním kondenzátorem a prvním odporem je připojen na nulovací svorku čtyřbitového binárního čítače. Výstupy prvního čtyřbitového binárního čítače jsou propojeny se vstupními svorkami programového propojovacího pole, kdežto pátá vstupní svorka -programového propojovacího pole je trvale připojena na elektrickou nulu. Výstup prvního dvouvstupového hradla NAND je spojen s druhým vstupem druhého dvouvstupového hradla NAND a současně s prvním vstupem třetího dvouvstupového hradla NAND, s prvním vstupem čtvrtého dvouvstupového hradla NAND a ε prvním vstupem osmibitového binárního čítače, který je tvořen dvěma sériově zapojenými čtyřbitovými binárními čítači a to tak, že čtvrtá výstupní svorka druhého čtyřbitového binárního čítače je připojena na vstupní svorku třetího čtyřbitového binárního čítače. Druhý vstup třetího dvouvstupového hradla NAND je připojen na výstup osmivstupového hradla NAND, na jehož jednotlivé vstupy je připojena přes oddělovací odpory kladná svorka napájecího napětí a současně jednotlivé výstupní svorky programového propojovacího pole, přičemž osmá a devátá svorka programového propojovacího pole je galvanicky spojena. Výstup třetího dvouvstupového hradla je připojen na druhý vstup čtvrtého dvouvstupového hradla NAND a současně je připojen na výstupní svorku korektoru. Výstup čtvrtého dvouvstupového hradla NAND je připojen přes druhý kondenzátor a v sérii s ním zapojený druhý odpor na elektrickou nulu, přičemž paralelně ke druhému odporu je připojena druhá ochranná dioda svojí anodou na elektrickou nulu a společný bod mezi druhým kondenzátorem a druhým odporem je připojen na nulovací svorky osmibitového binárního čítače. Výstupy osmibitového binárního čítače jsou propojeny se vstupními svorkami programového propojovacího pole, zatímco devátá svorka programového propojovacího pole je trvale připojena na elektrickou nulu.The output of the second two-input NAND gate is connected through a first capacitor and in series with a first resistor connected to an electrical zero, parallel to the first resistor connected to the first protective diode with its anode to an electrical zero and a common point between the first capacitor and the first resistor connected to zero. four-bit binary counter terminal. The outputs of the first four-bit binary counter are connected to the input terminals of the program jumper field, while the fifth input terminal of the program jumper field is permanently connected to electrical zero. The output of the first two-input NAND gate is connected to the second input of the second two-input NAND gate and simultaneously to the first input of the third two-input NAND gate, to the first input of the fourth two-input NAND gate and ε the first input of an 8-bit binary counter consisting of two 4-bit binary counters connected. such that the fourth output terminal of the second four-bit binary counter is connected to the input terminal of the third four-bit binary counter. The second input of the third two-input gate NAND is connected to the output of the eight-input gate NAND, to the individual inputs of which the positive supply voltage terminal and the individual output terminals of the program connection field are connected via separating resistors. The output of the third two-input gate is connected to the second input of the fourth two-input gate NAND and is simultaneously connected to the output terminal of the corrector. The output of the fourth NAND gate is connected via a second capacitor and connected in series with a second resistor to an electrical zero, parallel to the second resistor connected to the second protective diode by its anode to an electrical zero and a common point between the second capacitor and the second resistor connected to zero. 8-bit binary counter terminals. The outputs of the 8-bit binary counter are connected to the input terminals of the program jumper field, while the ninth terminal of the program jumper field is permanently connected to electrical zero.

Nahrazením diodové matice logickou sítí dle vynálezu byla odstraněna nespolehlivá činnost zapojení a dosaženo šumové imunity - 1 V v celém zapojení korektoru.By replacing the diode matrix with a logical network according to the invention, the unreliable wiring operation was eliminated and noise immunity - 1 V was achieved throughout the wiring of the corrector.

Na přiloženém výkresu je znázorněno konkrétní provedení zapojení dvoustupňového korektoru s uvedenou záměnou diodové matice za logickou sít.The attached drawing shows a particular embodiment of the connection of a two-stage corrector with said switching of the diode matrix by a logical network.

Jednotlivé vstupy 141, 142, 143, 144 čtyřvstupového hradla 14 NAND jsou připojeny přes oddělovací odpory 10, 11, 12, 13 na kladnou svorku 01 napájení a současně jsou jednotlivé vstupy 141, 142, 143·, 144 čtyřvstupového hradla 14 NAND, propojeny s výstupními svorkami 211, 212, 213, 214, 215 programového propojovacího pole 21, přičemž čtvrtá svorka 214 je galvanicky spojena s pátou svorkou 215. Výstup 145 čtyřvstupového hradla 14 NAND je propojen na druhý vstup 152 prvního dvouvstupového hradla 15 NAND, jehož první vstup 151 je spojen se vstupní svorkou 02 impulsového napětí a současně s prvním vstupem 161 druhého dvouvstupového hradla 16 NAND i se vstupní svorkou 201 prvního čtyřbitového binárního čítače. Druhý vstup 162 druhého dvouvstupového hradla 16 NAND je připojen na výstup 153 prvního dvouvstupového hradla 15 NAND a tvoří výstup prvního stupně korektoru. Výstup 163 druhého dvouvstupového hradla 16 NAND je připojen přes první kondenzátor 17 a v sérii s ním zapojeným prvním odporem 19 na elektrickou nulu, přičemž paralelně k prvnímu odporu 19 je připojena první ochranná dioda 18 svojí anodou na elektrickou nulu a společný bod mezi prvním kondenzátorem 17 a prvním odporem 19 je připojen na nulovací svorku 202 prvního čtyřbitového čítače, výstupy 203, 204, 205, 206 prvního čtyřbitového binárního čítače 20 jsou propojeny se vstupními svorkami 216, 217, 218, 219 progamového propojovacího pole 21, kdežto pátá vstupní svorka 220 programového propojovacího pole 21 je trvale připojena na elektrickou nulu.The individual inputs 141, 142, 143, 144 of the four-input gate 14 NAND are connected via isolation resistors 10, 11, 12, 13 to the positive terminal 01 of the power supply and at the same time the individual inputs 141, 142, 143 ·, 144 of the four-input gate 14 NAND are connected. the output terminals 211, 212, 213, 214, 215 of the program interface field 21, the fourth terminal 214 being galvanically connected to the fifth terminal 215. The output 145 of the four-input NAND gate 14 is coupled to the second input 152 of the first two-input gate 15 NAND. it is coupled to the pulse voltage input terminal 02 and at the same time to the first input 161 of the second NAND gate 16 as well as to the input terminal 201 of the first four-bit binary counter. The second input 162 of the second NAND gate 16 is connected to the output 153 of the first NAND gate 15 and forms the output of the first corrector stage. The output 163 of the second NAND gate 16 is connected via a first capacitor 17 and a first resistor 19 connected in series with a resistor 19, and parallel to the first resistor 19 is connected the first protective diode 18 with its anode to an electrical zero and a common point between the first capacitor 17 and the first resistor 19 is connected to the reset terminal 202 of the first four-bit counter, the outputs 203, 204, 205, 206 of the first four-bit binary counter 20 are coupled to the input terminals 216, 217, 218, 219 of the program interface 21; The interconnecting field 21 is permanently connected to electrical zero.

Výstup 153 prvního dvouvstupového hradla 15 NAND je spojen s druhým vstupem 162 druhého dvouvstupového hradla 16 NAND a současně s prvním vstupem 311 třetího dvouvstupového hradla 31 NAND, s prvním vstupem 321 čtvrtého dvouvstupového hradla 32 NAND a s prvním vstupem 361 osmibitového binárního čítače, který je tvořen dvěma sériově zapojenými čtyřbitovými binárními čítači 36, 37 a to tak, že čtvrtá výstupní svorka 366 druhého čtyřbitového binárního čítače 36 je připojena na vstupní svorku 371 třetího čtyřbitového binárního čítače 37. Druhý vstup 312 třetího dvouvstupového hradla 31 NAND je připojen na výstup 309 osmivstupového hradla 30 NAND, na jehož jednotlivé vstupy 301, 302, 303, 304, 305, 306, 307,The output 153 of the first two-gate NAND 15 is coupled to the second input 162 of the second two-gate NAND 16 and simultaneously to the first input 311 of the third two-gate NAND 31, to the first input 321 of the fourth two-gate NAND 32 and the first input 361 of an eight-bit binary counter. two four-bit binary counters 36, 37 connected in series such that the fourth output terminal 366 of the second four-bit binary counter 36 is connected to the input terminal 371 of the third four-bit binary counter 37. The second input 312 of the third two-gate NAND 31 is connected 30 NAND, to whose individual inputs 301, 302, 303, 304, 305, 306, 307,

308 je připojena přes oddělovací odpory 22, 23, 24, 25, 27, 28, 29 kladná svorka 01 napájecího napětí a současně jednotlivé výstupní svorky 381, 382, 383, 384, 385, 386, 387, 388 programového propojovacího pole 38, přičemž osmá a devátá svorka 388, 389 programového propojovacího pole 38 je galvanicky spojena.308 is connected via isolation resistors 22, 23, 24, 25, 27, 28, 29 to the positive supply voltage terminal 01 and simultaneously to the individual output terminals 381, 382, 383, 384, 385, 386, 387, 388 of the program connection field 38, the eighth and ninth terminals 388, 389 of the program link field 38 are galvanically coupled.

Výstup 313 třetího dvouvstupového hradla 31 NAND je připojen na druhý vstup 322 čtvrtého dvouvstupového hradla 32 NAND a současně je připojen na výstupní svorku 03 korektoru. Výstup 323 čtvrtého dvouvstupového hradla 32 NAND je připojen přes druhý kondenzátor 33 a v sérii s ním zapojený druhý odpor 35 na elektrickou nulu, přičemž paralelně ke druhému odporu 35 je připojena druhá ochranná doioda 34 svojí anodou na elektrickou nulu a společný bod mezi druhým kondenzátorem 33 a druhým odporem 35 je připojen na nulovací svorky 362,The output 313 of the third NAND gate 31 is connected to the second input 322 of the NAND gate 32 and is simultaneously connected to the output terminal 03 of the corrector. The output 323 of the fourth NAND gate 32 is connected via a second capacitor 33 and a second resistor 35 connected in series to an electrical zero, and in parallel to the second resistor 35 the second protective diode 34 is connected by its anode to an electrical zero and a common point between the second capacitor 33 and a second resistor 35 is connected to the reset terminals 362,

372 osmibitového binárního čítače. Výstupy 363, 364, 365, 366, 373, 374, 3 75, 37 6 osmibitového binárního čítače 36, 37 jsou rppojeny se vstupními svorkami 391, 392, 39_3, 394 , 395,372 8-bit binary counter. The outputs 363, 364, 365, 366, 373, 374, 3 75, 376 of the 8-bit binary counter 36, 37 are connected to the input terminals 391, 392, 39_3, 394, 395,

396, 397, 398 programového propojovacího pole 38, zatímco devátá svorka 399 programového propojovacího pole 38 je trvale připojena na elektrickou nulu.396, 397, 398 of program jumper field 38, while ninth terminal 399 of program jumper field 38 is permanently connected to electrical zero.

Při popisu funkce vyjděme ze stavu, kdy je čtyřbitový binární čítač 20 prvního stupně korektoru vynulován. Na vstupech 141, 142, 143, 144 je úroveň logické jedničky s výjimkou vstupů, které jsou přes programové propojovací pole 21 připojeny na výstupu čtyřbitového binárního čítače 20. Pokud na vstupní svorku 01 přicházejí impulsy, pak jsou negovány a prochází prvním dvouvstupovým hradlem 15 NAND, protože na výstupu čtyřvstupového hradla 14 NAND je úroveň logické jedničky. Na výstupu druhého dvouvstupového hradla 16 NAND.je trvale úroveň logické jedničky a nulovací obvod tvořený prvním kondenzátorem 17, první ochrannou diodou 18 a prvním odporem 19, je mimo činnost. Čtyřbitový binární čítač 20 se postupně plní impulsy až do stavu N. Při sestupné hraně N-tého impulsu je na všech vstupech čtyřvstupového hradla 14 NAND úroveň logické jedničky a na jeho výstupu 145 je proto úroveň logické nuly.In describing the function, let's start from the state where the four-bit binary counter 20 of the first corrector stage is reset. At inputs 141, 142, 143, 144, the logic level is 1, except for inputs that are connected to the output of a four-bit binary counter 20 via the program link field 21. If pulses arrive at input terminal 01, they are negated and pass through the first two-input gate 15 NAND , because the output of the four-input gate 14 NAND is the logic one. At the output of the second NAND gate 16, the logic 1 level is permanently present, and the reset circuit formed by the first capacitor 17, the first diode 18, and the first resistor 19 is disabled. The 4-bit binary counter 20 is gradually filled with pulses up to the state N. With the falling edge of the Nth pulse, all four inputs of the NAND gate 14 are NAND level and its output 145 is therefore a logic zero level.

Přes první dvouvstupové hradlo 15 NAND neprojde následující (F+l) impuls. 5 nástupnou hranou N+l-vého impulsu je na výstupu 163 druhého dvouvstupového hradla 16 NAND úroveň logické nuly a s jeho sestupnou hranou se výstupní úroveň druhého dvouvstupového hradla Π» NAND změní na logicku jedničku. Od sestupné hremy tohoto vstupního impulsu je odvozen nulovací impuls. Tento impuls vytváří derivační obvod tvořený prvním kondenzátorem JL_7, první ochrannou diodou 18 a prvním odporem 19. Po vynulování čítače 20 se celý stupeň korektoru nachází opět v počátečním stavu. Pokud jeden ze vstupů čtyřvstupového hradla 14 - napi. Γ44 - trvale připojíme na napětí úrovně logické nuly, pak je první stupeň korektoru vyřazen z činnosti, činnost druhého stupně korektoru je stejná, jen je možné napiogranovát větší počet impulřť. mezi vynechávanými impulsy, a tím dosáhnout jemnějšího kroku dělicích p>oměrů. Př? program258948 vání jednoho korekčního stupně je nutné si uvědomit, že pokud je propojovací programové pole naprogramováno na číslo N (v kódu BCD), pak korekční stupeň vynechá každý N+l impuls.The following (F + 1) pulse does not pass through the first 15-input NAND gate. 5, the leading edge of the N + 1-pulse is at the output 163 of the second NAND gate 16 NAND at logic zero, and with its falling edge, the output level of the second NAND gate Π »NAND changes to a logical one. The zero impulse is derived from the downfall of this input pulse. This pulse produces a differentiator circuit formed by the first capacitor 17, the first protective diode 18 and the first resistor 19. After the counter 20 has been reset, the entire corrector stage is again in the initial state. If one of the inputs of the four-input gate 14 - napi. Γ44 - permanently connected to the voltage level of logic zero, then the first corrector stage is disabled, the second corrector stage operation is the same, but it is possible to napiogranovat a larger number of pulses. between the omitted pulses, thereby achieving a finer step of the separation diameters. Pr? It is important to note that if the program link field is programmed to an N number (in BCD code), the correction step will skip every N + 1 pulse.

Další výhodou uvedeného zapojení je, že korekční poměry a k nim příslušné kódové kombinace zůstávají zachovány a není nutné provádět nový výpočet korekční tabulky, což je důležité zejména v praktickém provozu.A further advantage of said circuitry is that the correction ratios and the associated code combinations remain unchanged and there is no need to recalculate the correction table, which is particularly important in practical operation.

Claims

Connection of a two-stage pulse corrector, characterized in that the individual inputs (141, 142, 143, 144) of the four-input NAND gate (14) are connected via isolation resistors (10, 11, 12, 13) to the positive terminal (01) are individual inputs (141>

142, 143, 144) of the four-input NAND gate (14) connected to the output terminals (211, 212,

213, 214, 215) of the program interface field (21), the fourth terminal (214) being galvanically coupled to the fifth terminal (215), while the output (145) of the four-input NAND gate (14) is coupled to the second input (152) of the first two-input a NAND gate (15), the first input (151) of which is coupled to the pulse voltage input terminal (02) and simultaneously to the first input (161) of the second two-input NAND gate (16) and the input terminal (201) of the first four-bit binary counter ), the output (163) of the second NAND gate (16) being connected via a first capacitor (17 'and in series with a first resistor (19) connected to an electrical zero, with a first protective diode connected in parallel to the first resistor (19') (18) with its anode to electrical zero and a common point between the first capacitor (17) and the first resistor (19) is connected to the reset terminal (202) of the first four-bit binary counter (20), the outputs (203, 204, 205, 206) of the first four-bit binary counter (20) are coupled to the input terminals (216, 217, 218, 219) of the program interface field (21), while the fifth input terminal (220) of the program interface field (2.1) is permanently connected to electrical zero, while the output (153) of the first NAND gate (15) is connected to the second input (162) of the second NAND gate (16) and simultaneously to the first input (311) of the third NAND gate (31), with a first input (321) of a fourth NAND gate (32) and a first input (361) of an eight-bit binary counter consisting of two serially connected four-bit binary counters (36, 37) such that the fourth output terminal (366) of the second four-bit the binary counter (36) is connected to the input terminal (371) of the third four-bit binary counter (37), while the second input (312) of the third two-input gate (31) is NAN D is connected to the output (309) of the eight-input NAND gate (30) to which the individual inputs (301, 302, 303, 304, 305, 306, 307, 308) are connected via isolation resistors (22,

23, 24, 25, 26, 27, 28, 29) the positive supply voltage terminal (01) and the individual output terminals (381, 382, 383, 384, 385, 386, 387, 388) of the program interface field (38), wherein the eighth and ninth terminals (388, 389) of the program interconnect field (38) are galvanically coupled, while the output (313) of the third two-port NAND gate (31) is connected to the second input (322) of the fourth two-port NAND gate (32) connected to the output terminal (03) of the corrector, whereas the output (323) of the fourth NAND two-input gate (32) is connected via a second capacitor (33) and a second resistor (35) connected in series to an electrical zero. 35), the second protective diode (34) is connected with its anode to an electrical zero and is connected to the reset terminals (362, 372) of the 8-bit binary counter (36, 37), the outputs (363, 364, 365, 366, 373, 374). 375, 376) 8 bit binary counter (3 6, 37) are connected to the input terminals (391, 392, 393, 394, 395, 396,

397, 398) of the program junction field (38), while the ninth terminal (399) of the program junction field (38) is permanently connected to electrical zero.