CS258969B1

CS258969B1 - Connecting a smart terminal with microprogrammed disk storage with flexible magnetic disk

Info

Publication number: CS258969B1
Application number: CS86602A
Authority: CS
Inventors: Jaroslav Bures
Original assignee: Jaroslav Bures
Priority date: 1986-01-27
Filing date: 1986-01-27
Publication date: 1988-09-16
Also published as: CS60286A1

Abstract

Cílem řešení pe zjednodušit technické prostředky pro řízení diskové ^paměti s pružným magnetickým diskem, snížit náklady a zmenšit rozměry bez použití drahých obvodů velké integrace, využít hlavního procesoru, který v systému na úrovni mikroprogramů současně vykonává funkci řízení diskové paměti s pružným magnetickým diskem. Uvedeného cíle se dosáhne zapojením s procesorem, řídicími obvody a datovými obvody. Zapocení lze použít pro řízení jedné nebo více diskových pamětí s pružným magnetickým diskem současně.The aim of the solution is to simplify the technical means for controlling the disk memory with a flexible magnetic disk, to reduce the cost and size without using expensive large-scale integration circuits, to use the main processor, which in the system at the microprogram level simultaneously performs the function of controlling the disk memory with a flexible magnetic disk. The stated goal is achieved by connecting the processor, control circuits and data circuits. The connection can be used to control one or more disk memories with a flexible magnetic disk simultaneously.

Description

Vynález se týká zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem.The present invention relates to the wiring of an intelligent terminal with microprogrammically controlled disk storage with a flexible magnetic disk.

Dosud známé zapojení inteligentního terminálu vyžadujf pro řízení diskové paměti s pružným magnetickým diskem speciální řídicí jednotku, která obsahuje bučí samostatný řídicí procesor₍nebo speciální obvody různého stupně integrace, které autonomně řídí operace diskové paměti s pružným magnetickým diskem. Nevýhodou těchto zapojení je velká rozsáhlost řídicích jednotek nebo potřeba nákladných speciálních obvodů velké integrace.The prior art intelligent terminal connection requires a special control unit to control the flexible magnetic disk disk storage, which includes either a separate control processor ₍ or special circuits of varying degrees of integration that autonomously control the flexible magnetic disk disk storage operations). units or the need for expensive special circuits of large integration.

Uvedené nevýhody odstraňuje zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem podle vynálezu, jehož podstatou je, že skupina řídicích výstupů procesoru je připojena na skupinu řídicích vstupů řídicích obvodů, z nichž řídicí výstup prvního bitu je dále připojen na první řídicí vstup datových obvodů, první řídicí výstup procesoru je připojen na první řídicí vstup řídicích obvodů, kdežto jeho druhý řídicí výstup je připojen na druhý řídicí vstup řídicích obvodů, hodinový výstup procesoru je připojen na hodinový vstup řídicích obvodů, kdežto jeho synchronizační výstup je připojen na synchronizační vstup řídicích obvodů, ovládací výstup procesoru je připojen na ovládací vstup řídicích obvodů, kdežto jeho skupina adresových výstupů je připojena na skupinu adresových vstupů řídicích obvodů, první nastavovací výstup procesoru je připojen na první nastavovací vstup datových obvodů, kdežto jeho druhý nastavovací výstup je připojen na druhý nastavovací vstup datových obvodů, skupina datových vstupů a výstupů procesoru je připojena na skupinu datových vstupů a výstupů datových obvodů, spouštěcí výstup řídicích obvodů je připojen na spouštěcí vstup diskové paměti s pružným magnetickým diskem, kdežto jejich volicí výstup je připojen na volicí vstup diskové paměti s pružným magnetickým diskem, sku2The above-mentioned disadvantages are overcome by the wiring of an intelligent terminal with a micro-programmable flexible disk storage control according to the invention, which is characterized in that the processor control output group is connected to a plurality of control input control inputs. the first control output of the processor is connected to the first control input of the control circuits, while its second control output is connected to the second control input of the control circuits, the clock output of the processor is connected to the clock input of the control circuits, the control output of the processor is connected to the control input of the control circuits, while its address output group is connected to the control input address group of the control circuits, the first process output It is connected to the first setting input of the data circuits, while its second setting output is connected to the second setting input of the data circuits, the group of data inputs and outputs of the processor is connected to the group of data inputs and outputs of the data circuits. flexible magnetic disk storage, while their select output is connected to the flexible magnetic disk selectable input, sku2

258 969 pina stavových výstupů řídicích obvodů je připojena na skupinu stavových vstupů procesoru, kdežto jejich výběrový výstup je připojen na výběrový vstup procesoru, skupina výstupů mikroinstrukce řídicích obvodů je připojena na skupinu vstupů mikroinstrukce procesoru, kdežto jejich šestý řídicí výstup je připojen na druhý řídicí vstup datových obvodů, sedmý řídicí výstup řídicích obvodů je připojen na třetí řídicí vstup datových obvodů, kdežto jejich osmý řídicí výstup je připojen na čtvrtý ří dici vstup datových obvodů, devátý řídicí výstup řídicích obvodů je připojen na pátý řídicí vstup datových obvodů, kdežto jejich desátý řídicí výstup je připojen na šestý vstup datových obvodů, první řídicí výstup řídicích obvodů je připojen na první řídicí vstup diskové paměti s pružným magnetickým diskem, kdežto jejich druhý řídicí výstup je připojen na druhý řídicí vstup diskové paměti s pružným magnetickým diskem, třetí řídicí výstup řídicích obvodů je připojen na třetí řídicí vstup diskové paměti s pružným magnetickým diskem, kdežto jejich čtvrtý ří dici výstup je připojen na čtvrtý řídicí vstup diskové paměti s pružným magnetickým diskem a jejich pátý řídicí výstup je připo jen ne pátý řídicí vstup diskové paměti á pružným magnetickým diskem, první stavový výstup diskové paměti s pružným magnetickým diskem je připojen na první stavový vstup řídicích obvodů, kdežto její druhý stavový výstup je připojen na druhý stavový vstup řídicích obvodů, třetí stavový výstup diskové paměti s pružným magnetickým diskem je připojen na třetí stavový vstup řídicích obvodů, .kdežto její čtvrtý stavový výstup je připojen na čtvrtý stavový vstup řídicích obvodů, pátý stavový výstup diskové paměti s pružným magnetickým diskem je připojen na pátý stavový vstup řídicích obvodů, kdežto její datový výstup je při pojen na datový vstup datových obvodů, synchronizační výstup da tových obvodů je připojen na synchronizační vstup procesoru, kdežto jejich datový výstup je připojen na datový vstup diskové paměti s pružným magnetickým diskem, přičemž k volbě a spouštění alespoň jedné další diskové paměti s pružným magnetickým dis kem, připojitelné k prvnímu až pátému řídicímu výstupu a k prvnímu až pátému stavovému vstupu řídicích obvodů, jakož i k datovému výstupu a datovému vstupu datových obvodů, je v řídicích obvodech uspořádán alespoň jeden další volicí výstup a alespoň jeden další spouštěcí výstup. V datových obvodech tvoří skupina datových vstupů a výstupů obousměrného budiče sběrnice současně skupinu datových vstupů a výstupů, nastavovací vstup obousměrné258,969 pins of control circuit status outputs are connected to a processor status input group, while their select output is connected to a processor selection input, a controller microinstruction output group is connected to a processor microinstruction input group, while their sixth control output is connected to a second control input the seventh control output of the control circuits is connected to the third control input of the data circuits, while their eighth control output is connected to the fourth control input of the data circuits, the ninth control output of the control circuits is connected to the fifth control input of the data circuits. the output is connected to the sixth input of the data circuits, the first control output of the control circuits is connected to the first control input of the flexible magnetic disk disk, while their second control output is connected to the second control circuit flexible magnetic disk control input, the third control circuit output is connected to the flexible magnetic disk drive control input, while their fourth control output is connected to the flexible magnetic disk drive fourth control input and their fifth control output the first state output of the flexible magnetic disk disk is connected to the first state input of the control circuits, while its second state output is connected to the second state input of the control circuits, the third state output of the disk the flexible magnetic disk memory is connected to the third state input of the control circuits, whereas its fourth state output is connected to the fourth state input of the control circuits, the fifth state output of the flexible magnetic disk is coupled to the fifth state input of the control circuits, while its data output is coupled to the data input of the data circuits, the synchronization output of the data circuits is coupled to the synchronization input of the processor, while their data output is coupled to the data input of the flexible magnetic disk at least one additional select circuitry is provided in the control circuitry to select and start at least one additional flexible magnetic disk disk, connectable to the first to fifth control outputs and to the first to fifth status input of the control circuits, and to the data output and data input of the data circuits output and at least one other trigger output. In the data circuits, the group of data inputs and outputs of the bidirectional bus driver is also a group of data inputs and outputs, the setting input is bidirectional

258 969 ho budiče sběrnice je připojen na výstup prvního invertoru, jehož vstup tvoří současně druhý nastavovací vstup, výběrový vstup obousměrného budiče sběrnice je připojen jednak na výstup prvního dvouvstupového obvodu typu negace logického součinu, jednak přes odpor na kladný pól zdroje elektrické energie, první vstup prvního dvouvstupového obvodu typu negace logického součinu je připojen na výstup druhého invertoru, jehož vstup tvoří současně první nastavovací vstup, druhý vstup prvního dvouvstupového obvodu typu negace logického součinu jé připojen na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu a tvoří Současně pátý řídicí vstup, skupina datových výstupů obousměrného budiče sběrnice je připojena na skupinu datových vstupů datového adaptoru, jehož skupina datových výstupů je připojena na skupinu datových vstupů obousměrného budiče sběrnice, druhý řídicí vstup datového adaptoru tvoří současně druhý řídicí vstup,kdežto jeho první řídicí vstup tvoří současně první řídicí vstup, čtvrtý řídicí vstup datového adaptoru tvoří současně čtvrtý řídicí vstup, kdežto jeho třetí řídicí vstup je připojen na druhý vstup druhého dvouvstupového obvodu typu negace logického součinu a tvoří současně třetí řídicí vstup, datový výstup datového adaptoru tvoří současně datový výstup, kdežto jeho datový vstup tvoří současně datový vstup, stavový výstup datového adaptoru je připojen na první vstup druhého dvouvstupového obvodu typu negace logického součinu, jehóž výstup je připojen na datový vstup bistabilního klopného obvodu, hodinový výstup datového adaptoru je připojen na hodinový vstup bistabilního klopného obvodu, jehož nulovací vstup tvoří současně šestý řídicí vstup, výstup bistabilního klopného obvodu je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně synchronizační výstup.258 969 bus driver is connected to the output of the first inverter, the input of which is also the second set-up input, the selective input of the bidirectional bus driver is connected to the output of the first two-input logic product negation circuit; the first two input logic product negation circuit is connected to the output of the second inverter whose input is simultaneously the first set-up input, the second input of the first two input logic product negation circuit is connected to the second input of the third two input logic product negation circuit, a group of data outputs of a bidirectional bus driver is connected to a group of data inputs of a data adapter whose group of data outputs is connected to a group of data inputs of a bidirectional bus driver, a second control input of a da the second adapter input is simultaneously the second control input, while its first control input is simultaneously the first control input, the fourth control adapter of the data adapter is the fourth control input, while its third control input is connected to the second input of the second two input logic a third control input, the data output of the data adapter simultaneously constituting the data output, while its data input is simultaneously the data input, the state output of the data adapter is connected to the first input of the second two-input circuit of negation of the logical product; the clock output of the data adapter is connected to the clock input of the bistable flip-flop, whose reset input is simultaneously the sixth control input, the output of the bistable flip-flop is connected to the first input of the third two-input of the logic product negation type, whose output is also a synchronization output.

Výhodou zapojéní podle vynálezu je podstatné zjednodušení technických prostředků pro řízení diskové paměti s pružným magnetickým diskem, čímž se dosáhne snížení nákladů a zmenšení rozměrů bez nutnosti použití drahých obvodů velké integrace. Zapojení využívá hlavního procesoru inteligentního terminálu, který u systému na úrovni mikroprogramů současně vykonává fůnkci řízení diskové paměti s pružným magnetickým diskem.The advantage of the circuitry according to the invention is a substantial simplification of the technical means for managing the disk storage with the flexible magnetic disk, thereby reducing costs and reducing the dimensions without the need for expensive, large integration circuits. The wiring utilizes the intelligent terminal's main processor, which at the same time performs the function of managing a disk memory with a flexible magnetic disk in a microprogram-level system.

Příklad zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem podle vynálezu je znázorněn na připojených výkresech, na nichž obr.1 představuje zapojení v blokovém schématu, obr.2 schéma zapojení datových obvodů, obr.3 časový diagram mikroinstrukce v paměti typu ROM a obr.4 časový diagram časového zdroje.An example of wiring of an intelligent terminal with micro-programmable disk storage with a flexible magnetic disk according to the invention is shown in the accompanying drawings, in which Fig. 1 represents the block diagram, Fig. 2 data circuit diagram, Fig. 3 time diagram of microinstruction in ROM and FIG. 4 is a timing diagram of a time source.

Skupina řídicích výstupů Preprocesoru PCS pro signály V(9 ♦ 9, 12 + 15) je připojena na skupinu řídicích vstupů 6 řídicích obvodů FDG, z nichž řídicí výstup prvního bitu pro signál V(©) je dále připojen na první řídicí vstup 27 datových obvodů FDD. První řídicí výstup 02 procesoru PCS pro signál RBIT je připojen na první řídicí vstup 7 řídicích obvodů FDC, kdežto jeho druhý řídicí výstup 03 pro signál R®3 je připojen na druhý řídicí vstup 8 řídicích obvodů FDC. Hodinový výstup 04 procesoru PCS pro signál ČLKÍ je připojen na hodinový vstup 9 řídicích obvodů FDC, kdežto jeho synchronizační výstup 05 pro signál TB je připojen na synchronizační vstup 10 řídicích obvodů FDG. Ovládací výstup 06 procesoru PCS pro signál FO je připojen na ovlédací vstup 11 řídicích obvodů FDC, kdežto jeho skupina adresových výstupů 07 pro signál MA© + MA8 je připojena na skupinu adresových vstupů 12 řídicích obvodů FDC. První nastavovací výstup 08 procesoru PCS pro signál DMA je připojen na první nastavovací vstup 18 datových obvodů FDD, kdežto jeho druhý nastavovací výstup 09 pro signál DCE je připojen na druhý nastavovací vstup 19 datových obvodů FDD. Skupina datových vstupů a výstupů 2 procesoru PCS pro signály EXT(© +15) je připojena na skupinu datových vstupů a výstupů 20 datových obvodů FDD. Spouštěcí výstup 018 řídicích obvodů FDC pro signál ŠÉ© je připojen na spouštěcí vstup 28 diskové paměti FD s pružným magnetickým diskem, kdežto jejich volicí výstup 019 pro signál MOG je připojen na volicí vstup 29 diskové paměti FD s pružným magnetickým diskem. Skupina stavových výstupů 010 řídicích obvodů FDC prcfsignály Ě(© + 4, Ó, 9) je připojena na skupinu stavových vstupů 1 procesoru PCS, kdežto jejich výběrový výstup 011 pro signál Š© je připojen na výběrový vstup 2 procesoru PCS. Skupina výstupů 012 mikroinstrukce řídicích obvodů FDC pro signály DATA ROM je připojena na skupinu vstupů 2 mikroinstrukce procesoru PCS, kdežto jejich šestý řídicí výstup 013 je připojen na druhý řídicí vstup 21 datových obvodů FDD. Sedmý řídicí výstup 014 řídicích obvodů FDC pro signál SEEK je připojen na třetí řídicí vstup 22 datových obvodů FDD, kdežto jejich osmý řídicí výstup 015 pro signál WĚ je připojen na čtvrtý řídicí vstup 23 datových obvodů FDD. Devátý řídicí výstup 016 řídicích obvodů FDC pro signál SC je připojenThe PCS Preprocessor control output group for V signals (9 ♦ 9, 12 + 15) is connected to the control input group of 6 FDG control circuits, of which the first bit control output for the V signal (©) is further connected to the first control input 27 of the data circuits. FDD. The PCB first control output 02 for the RBIT signal is connected to the first control input 7 of the FDC control circuits, while its second control output 03 for the RB3 signal is connected to the second control input 8 of the FDC control circuits. PCS processor clock output 04 for CLK1 signal is connected to clock input 9 of FDC control circuits, while its synchronization output 05 for TB signal is connected to sync input 10 of FDG control circuits. The PCS processor control output 06 for the FO signal is coupled to the FDC control input 11, while its address output group 07 for the MA @ + MA8 signal is coupled to the address input group 12 of the FDC control circuits. The PCS DMA first set-up output 08 is connected to the FDD data circuit setting input 18, while its second DCE set-up output 09 is connected to the FDD data circuit setting input 19. The PCS data input / output group 2 for EXT signals (© +15) is connected to the data input / output group of 20 FDD data circuits. The FDC control output trigger 018 is coupled to the FD flexible disk drive start input 28, while their MOG select output 019 is coupled to the FD flexible disk drive select input 29. The FDC control circuit status outputs 010 with Ě (+ + 4, δ, 9) signals are connected to the status input group 1 of the PCS processor, while their selection output 011 for the signal S © is connected to the selection input 2 of the PCS processor. The FDC control circuit output group 012 for DATA ROM signals is connected to the PCS microinstruction input group 2, while their sixth control output 013 is connected to the second control input 21 of the FDD data circuits. The seventh control output 014 of the FDC control circuits for the SEEK signal is connected to the third control input 22 of the data circuits FDD, while their eighth control output 015 for the WE signal is connected to the fourth control input 23 of the data circuits FDD. The ninth control output 016 of the FDC control circuits for the SC signal is connected

258 969 na pátý řídicí vstup 24 datových obvodů FDD, kdežto jejich desátý řídicí výstup 017 pro signál CF je připojen na šestý vstup 25 datových obvodů FDD. První řídicí výstup 020 řídicích obvodů FDC pro signál ŠT je připojen na první řídicí vstup 30 diskové paměti FD s pružným magnetickým diskem, kdežto jejich druhý řídicí výstup 021 pro signál ŠD je připojen na druhý řídicí vstup 31 diskové paměti FD s pružným Magnetickým diskem. Třetí řídicí výstup 022 řídicích obvodů FDC pro signál HL je připojen na třetí řídicí vstup 32 diskové paměti FD s pružným magnetickým diskem, kdežto jejich čtvrtý řídicí výstup 023 pro signál WE je připojen na čtvrtý řídicí vstup 33 diskové paměti FD s pružným magnetickým diskem a jejich pátý řídicí výstup 024 pro signál FŘ je připojen na pátý řídicí vstup 34 diskové paměti FD s pružným magnetickým diskem. První stavový výstup 027 diskové paměti FD s pružným magnetickým diskem pro signál EDY je připojen na první stavový vstup 13 řídicích obvodů FDC, kdežto její druhý stavový výstup 028 pro signál IX je připojen na druhý stavový vstup 14 řídicích obvodů FDC. Třetí stavový výstup 029 diskové paměti FD s pružným magnetickým diskem pro signál Ť® je připojen na třetí stavový vstup 15 řídicích obvodů FDC, kdežto její čtvrtý stavový výstup 030 pro signál WP je připojen na čtvrtý stavový vstup 16 řídicích obvodů FDC. Pátý stavový výstup 031 diskové paměti FD s pružným magnetickým diskem pro signál FW je připojen na pátý stavový vstup 17 řídicích obvodů FDC, kdežto její datový výstup 032 pro signál ŘD je připojen na datový vstup 26 datových obvodů FDD. Synchronizační výstup 025 datových obvodů FDD pro signál DMAF je připojen na synchronizační vstup 4 procesoru PCS, kdežto jejich datový výstup 026 pro signál WD je připojen na datový vstup 35 diskové paměti FD s pružným magnetickým diskem.258 969 to the fifth control input 24 of the FDD data circuits, while their tenth control output 017 for the CF signal is connected to the sixth input 25 of the FDD data circuits. The first control output 020 of the control signal FDCs for the ST signal is connected to the first control input 30 of the FD disk disk, while their second control output 021 for the SD signal is connected to the second control input 31 of the FD disk disk. The third control output 022 of the FDC control circuits for the HL signal is connected to the third control input 32 of the flexible magnetic disk FD, while their fourth control output 023 for the WE signal is connected to the fourth control input 33 of the flexible magnetic disk FD and their the fifth control output 024 for the signal F0 is connected to the fifth control input 34 of the flexible magnetic disk FD. The first state output 027 of the flexible magnetic disk FD for the EDY signal is connected to the first state input 13 of the FDC control circuits, while its second state output 028 for the IX signal is connected to the second state input 14 of the FDC control circuits. The third state output 029 of the FD with flexible magnetic disk for the ®® signal is connected to the third state input 15 of the FDC control circuits, while its fourth state output 030 for the WP signal is connected to the fourth state input 16 of the FDC control circuits. The fifth status output 031 of the FD with flexible magnetic disk for the FW signal is connected to the fifth status input 17 of the FDC control circuits, while its data output 032 for the ŘD signal is connected to the data input 26 of the FDD data circuits. The FDD data circuit synchronization output 025 for the DMAF signal is coupled to the PCS processor synchronization input 4, while its data output 026 for the WD signal is coupled to the data input 35 of the FD disk with a flexible magnetic disk.

V podrobnějším schématu datových obvodů FDD (obr. 2) skupina datových vstupů a výstupů 41 obousměrného budiče BS sběrnice pro signály EXT(0 * 15) tvoří současně skupinu datových vstupů a výstupů 20 datových obvodů FDD. Nastavovací vstup 42. obousměrného budiče BS sběrnice pro signál DCE je připojen na výstup prvního invertoru INV1. jehož vstup pro signál DCĚ tvoří současně druhý nastavovací vstup 19 datových obvodů FDD. Výběrový vstup 43 obousměrného budiče BS sběrnice pro signál ČŠ je připojen jednak na výstup prvního dvouvstupového obvodu NS1 typu negace logického součinu, jednak přes odpor R na kladný pólIn the more detailed data circuit diagram of the FDD (FIG. 2), the data input and output group 41 of the bidirectional BS bus driver for the EXT signals (0 * 15) simultaneously forms the data input and output group 20 of the FDD data circuits. The setting input 42 of the bi-directional BS bus driver for the DCE signal is connected to the output of the first inverter INV1. whose input for the DCĚ signal simultaneously constitutes the second adjustment input 19 of the FDD data circuits. Selective input 43 of bidirectional BS bus driver for the MS signal is connected to the output of the first two-input circuit of the logic product negation type NS1 and also to the positive pole through the resistance R

258 969 + zdroje elektrické energie. První vstup prvního dvouvstupového obvodu NS1 typu negace logického součinu je připojen na výstup druhého invertorů INV2, jehož vstup pro signál DMA tvoří současně první nastavovací vstup 18 datových obvodů FDD. Druhý vstup prvního dvouvstupového obvodu NS1 typu negace logického součinu pro signál SG je připojen na druhý vstup třetího dvouvstupového obvodu NS3 typu negace logického součinu a tvoří současně pátý řídicí vstup 24 datových obvodů FDD. Skupina datových výstupů 041 pro signál DZ© *· DZ15 obousměrného budiče BS sběrnice je připojena na skupinu datových vstupů 45 datového adaptoru DA, jehož skupina datových výstupů 042 pro signály D© * D15 je připojena na skupinu datových vstupů 44 obousměrného budiče BS sběrnice. Druhý řídicí vstup 46 datového adaptoru DA pro signál WM tvoří současně druhý řídicí vstup 21 datových obvodů FDD, kdežto jeho první řídicí vstup 47 pro signál V(©) tvoří současně první řídicí vstup 27 datových obvodů FDD. Čtvrtý řídicí vstup 48 datového adaptoru DA pro signál WE tvoří současně čtvrtý řídicí vstup 23 datových obvodů FDD, kdežto jeho řídicí vstup 49 pro signál SEEK je připojen na druhý vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu a tvoří současně. třetí řídicí vstup 22' datových obvodů FDD. Datový výstup 043 datového adaptoru DA pro signál WD tvoří současně datový výstup 026 datových obvodů FDD, kdežto jeho datový vstup 50 pro signál RD tvoří současné datový vstup 26 datových obvodů FDD. Stavový výstup 044 datového adaptoru DA pro signál MOK je připojen na první vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu, jehož výstup je připojen na datový vstup 51 bistabilní ho klopného obvodu FLAG typu D. Hodinový výstup 045 datového adaptoru DA pro signál KSL je připojen na hodinový vstup 52 bistabilního klopného obvodu FLAG typu D, jehož nulovací vstup 53 pro signál ČF tvoří současně šestý řídicí'vstup 25 datových obvodů FDD. Přímý výstup 046 bistabilního klopného obvodu FLAG typu D pro signál F je připojen pa první vstup třetího dvouvstupového obvodu NS3 typu negace logického součinu, jehož výstup pro signál DMAF tvoří současně synchronizační výstup 025 datových obvodů FDD.258 969 + power sources. The first input of the first two-input logic product type NS1 is connected to the output of the second INV2 inverters, whose input for the DMA signal is simultaneously the first setting input 18 of the FDD data circuits. The second input of the first two-input logic product negation type NS1 for the SG signal is connected to the second input of the third two-input logic product negation type NS3 and simultaneously forms the fifth control input 24 of the FDD data circuits. The data output group 041 for the DZ signal * DZ15 of the bi-directional BS bus driver is connected to the data input group 45 of the data adapter DA, whose data output group 042 for the D © * D15 signals is connected to the data input group 44 of the bidirectional BS bus driver. The second control input 46 of the data adapter DA for the WM signal simultaneously forms the second control input 21 of the data circuits FDD, while its first control input 47 for the signal V (©) simultaneously constitutes the first control input 27 of the data circuits FDD. The fourth control input 48 of the data adapter DA for the signal WE simultaneously forms the fourth control input 23 of the data circuits FDD, while its control input 49 for the SEEK signal is connected to the second input of the second two-input logic-type negation circuit NS2. the third control input 22 'of the FDD data circuits. The data output 043 of the data adapter DA for the WD signal simultaneously forms the data output 026 of the data circuit FDD, while its data input 50 for the RD signal constitutes the current data input 26 of the data circuit FDD. DA output status 044 for the MOK signal is connected to the first input of the second 2-input logic product negation type NS2 whose output is connected to data input 51 of the FL D type flip-flop. the clock input 52 of the bistable flip flop type FLAG, whose reset input 53 for the CF signal simultaneously forms the sixth control input 25 of the FDD data circuits. The direct output 046 of the FLAG type D bistable flip-flop for signal F is connected to the first input of the third two-input logic product negation type NS3, whose output for the DMAF signal simultaneously forms the synchronization output 025 of the FDD data circuits.

Procesor PCS je mikropr o gramové řízený a obsahuje neznázortněnou první sekci S© řídicí mikroprogramové paměti, v níž jsou pevně uloženy mikropřogramy pro řízení běžných operací procesoru PCS. Druhé neznázorněné sekce Sl mikroprogramové paměti jeThe PCS processor is a microprocessor-controlled microprocessor and comprises a first section S (not shown) of the control microprocessor memory in which the micrograms are fixed to control the normal operations of the PCS processor. The second section S1 of the microprogram memory is not shown

258 969 obsažena v řídicích obvodech FDC a jsou v ní uloženy mikroprogramy pro řízení diskové paměti FD s pružným magnetickým diskem. Tyto mikroprogramy jsou sestaveny z mikroinstrukcí vystupující ze skupiny výstupů 012 mikroinstrukce DATA ROM řídicích obvodů FDC, jejichž skladba je znázorněna na obr. 3. Mikroinstrukce má šest polí po osmi bitech a sedmé pole čtyřbitové. V prvním poli je řízení následující adresy mikroprogramu AC© + AC6 a řízení hodinových impulsů IHC pro neznázorněnou aritmetickou a logickou jednotku procesoru PCS. V druhém poli je řízení stavové logiky FCO + FC3, řízení instrukční sběrnice SETPX, Mil až M14 a řízení paměti procesoru PCS signály Z/C, STAR. V třetím poli je ovládání multiplexoru stavů pomocí bitů P2,P1,PO, řízení adresy báze BASE, řízení výstupu OUT, řízení rychlého kanálu pomocí bitů CS, INP a řízení sekcí mikroprogramové paměti pomocí bitu S0/S1. Ve čtvrtém a pátém poli je šestnáctibitová konstanta KO až K15, které může mít tři funkce podle jednoho ze tří zvolených formátů mikroinstrukce. Konstanta může znamenat vstupní data pro aritmetickou a logickou jednotku procesoru PCS, šestnáctibitové řídicí slovo pro řízení vstupu, výstupu a přerušení nebo pomocnou dekadickou konstantu pro dekadické operace. Jeden z těchto tří formátů je zvolen pomocí kódu operace FO až F6 a příznakového bitu DEC. V sedmém poli je uloženo čtyřbitové řídicí slovo pro ovládání řídicích obvodů FDC. První bit WMŠ řídicí zápis missingového slova na pružný magnetický disk. Druhý bit SEK řídí hledání missingového slova na pružném magnetickém disku. Třetí bit WRE řídí zápis informace na pružný magnetický disk. Čtvrtý bit CFL řídí přenos dat mezi diskovou pamětí FD s pružným magnetickým diskem a datovými obvody FDD. Po zapnutí napájecího zdroje začne neznézorněný časový zdroj procesoru PCS generovat řídicí časové signály podle obr. 4, z nichž signály ČLKÍ a TB jsou zavedeny do řídicích obvodů FDC, takže zahájení, první mikrooperace bude probíhat synchronnně s časovým zdrojem. První mikroinstrukce bude přečtena ze sekce Sl řídicí mikroprogramové paměti v řídicích obvodech FDC, podle adresy nastavené na skupině výstupů 07 procesoru PCS pro signál MAC + MA8. Přečtené mikroinstrukce, která je uspořádána podle obr. 3, je na všech datových výstupech paměti mikroprogramu přítomna v čase T3 podle obr. 4. V čase T4 se signálem TB nastaví výchozí stav řídicích a datových obvodů FDC, FDD. Po nastavení výchozího stavu přejde mikroprogram do sekce SO pomocí bitu S0/S1 mikroinstrukce a signálu SO. V sekci SO začne opakovaně probíhat258 969 is contained in the FDC control circuits and contains micro programs for controlling a FD disk with a flexible magnetic disk. These microprograms consist of microinstructions outputted from the DATA ROM microinstruction output group 012 of the FDC control circuits, the composition of which is shown in FIG. 3. The microinstruction has six fields of eight bits each and a seventh field of four bits. In the first field there is the control of the following address of the AC program + AC6 and the clock control of the IHC pulses for the arithmetic and logic unit of the PCS processor (not shown). The second field includes FCO + FC3 status logic control, SETPX instruction bus control, Mil to M14, and PCS processor memory control with Z / C, STAR signals. In the third field, the state multiplexer is controlled by bits P2, P1, PO, BASE address control, OUT output control, fast channel control by CS, INP bits, and microprocessor memory section control by S0 / S1 bit. In the fourth and fifth arrays there is a 16-bit constant KO through K15, which can have three functions according to one of the three selected microinstruction formats. A constant can mean input data for the PCS processor arithmetic and logic unit, a 16-bit control, input and output control word, or an auxiliary decimal constant for decimal operations. One of these three formats is selected by the operation code F0 to F6 and the flag bit DEC. The seventh field stores the four-bit control word for controlling the FDC control circuits. The first bit of the WMS controls the writing of the missing word to the flexible magnetic disk. The second bit SEK controls the search for the missing word on the flexible magnetic disk. The third bit of the WRE controls writing information to the flexible magnetic disk. The fourth bit of the CFL controls the data transfer between the flexible disk magnetic disk FD and the FDD data circuits. When the power supply is turned on, a PCS processor (not shown) generates the control time signals of FIG. 4, of which the CLK and TB signals are input to the FDC control circuits so that the start of the first micro-operation will be synchronized with the time source. The first microinstruction will be read from section S1 of the microprocessor memory in the FDC control circuits, according to the address set on the PCS processor output group 07 for the MAC + MA8 signal. The read microinstruction, which is arranged according to FIG. 3, is present on all data outputs of the microprogram memory at time T3 of FIG. 4. At time T4, the TB state sets the initial state of the control and data circuits FDC, FDD. After setting the default state, the microprogram goes to the SO section using the S0 / S1 bit of the microinstruction and the SO signal. It starts repeatedly in the SO section

258 969 základní cyklus procesoru PCS. Procesor PCS může vysílat příkazy pro operace s diskovou pamětí FD s pružným magnetickým diskem. Tyto příkazy jsou předávány přes řídicí obvody FDC dvojím způsobem. První způsob řízení spočívá v tom, že procesor PCS nastaví adresu vstupního a výstupního zařízení na skupinu řídicích výstupů Ol signály V(12 +15), adresu pružného magnetického disku diskové paměti FD s pružným magnetickým diskem signály V(© + 2) a vlastní příkaz , na příklad příkaz k provedení jednoho kroku signálem V(7). Následující signál RBIT způsobí v řídicích obvodech FDC vybuzení odpovídajícího výstupu 020 signálem ŠŤ a tím provedení kroku o jednu stopu v daném směru. Druhý způsob řízení spočítá v tom, že procesor PCS předá řízení do sekce Sl řídicí mikroprogramové paměti, obsažené v řídicích obvodech FDC prostřednictvím signálu CLK1. Na příslušné adrese v sekci Sl začíná prováděcí mikroprogram požadované operace, na příklad operace zápisu adresového pole na pružný magnetický disk. Čtený mikroprogram provede v tomto případě zápis missingu pomocí bitu WMS a signálu WM, v dalším kroku převezme data EXT (0 * 15), DMA, DCE, DMAP a sériově je předá na výstup 026 signálem WĎ nastavením bitu WRE mikroinstrukce a s tím spojeným signálem WĚ. Zpětné hlášení o stavu probíhající operace je předáváno do procesoru pomocí signálu E(0 + 4, Ó, 9). Po ukončení prováděcího mikroprogramu předají řídicí obvody FDC řízení zpět do sekce SO pomocí bitu S0/S1 mikroinstrukce a signálu ŠĎ. Obdobně jsou provedeny všeehny další operace diskové paměti FD s pružným magnetickým diskem. Signálem V(3) se potvrzuje platnost adresy na signálech V(0 + 2), signálem V(4) se řídl buzení motoru a přiklopení magnetické hlavy diskové paměti FD s pružným magnetickým diskem, signálem V(5) krokování vystavovacího mecha nismu vzad a signálem V(6) krokování vystavovacího mechanismu vpřed. Signálem V(8) se provádí start času určeného pro sektor pružného riiágneti ckého disku a signálem V(9) se ruší chyba zápisu. Signál R©3 představuje řídicí signál přerušovací aflresy a signál FO výstup přenosového bitu. Signálem SEEK se dává příkaz pro hledání missingu, signálem CF se provádí synchronizace datového kanálu a signál SC udává adresu skupiny pružných magnetických disků. Signálem SÉO se provádí spouštěni diskové paměti FD s pružným diskem, signálem MO© buzení motoru této^iskové paměti FD s pružným magnetickým diskem. Je-li signál na úrovni logické jedničky, provádí se krokování vystavovacího mechanismu vzad, je-li na úrovni logické nuly, provádí se krokováni vpřed.258 969 PCS Processor Basic Cycle. The PCS processor may transmit commands for FD disk storage operations with a flexible magnetic disk. These commands are transmitted through the FDC control circuits in two ways. The first method is that the PCS processor sets the address of the input and output devices to the group of control outputs Ol signals V (12 +15), the FD address of the FD disk with V signals (© + 2), and the command itself , for example, a command to perform one step with the signal V (7). The following RBIT signal causes the corresponding output 020 to be excited in the FDC control circuits by a signal S1, thereby performing a one-step step in a given direction. The second method of control consists in that the PCS processor forwards control to the section S1 of the control program memory contained in the FDC control circuits by means of the CLK1 signal. At the appropriate address in section S1, the execution microprogram begins the desired operation, for example, an operation of writing an address field to a flexible magnetic disk. In this case, the microprogram reads the missing using the WMS bit and the WM signal, in the next step it takes the EXT (0 * 15), DMA, DCE, DMAP data and passes it to the 026 signal in series. . The status feedback of the operation in progress is transmitted to the processor via the E signal (0 + 4, δ, 9). Upon completion of the execution program, the FDC control circuits return the control back to the SO section using the S0 / S1 bit of the microinstruction and the SO signal. Similarly, all other FD operations with a flexible magnetic disk are performed. The signal V (3) confirms the address on the signals V (0 + 2), the signal V (4) controlled the motor excitation and the flip magnetic disk magnetic head FD, the reverse (5) stepping signal by a forward (6) step forward signal. Signal V (8) initiates the start time for the flexible disk sector and signal V (9) clears the write error. The signal R 3 3 represents the interruption aflres control signal and the signal FO of the output bit. The SEEK signal provides the missing search command, the CF signal performs data channel synchronization, and the SC signal indicates the address of the flexible magnetic disk group. The S0O signal triggers the flexible disk disk FD, the motor drive signal MOD for the flexible disk disk FD. If the signal is at the logical one level, the exposing mechanism is stepped backward, if at the logical zero level, the stepping forward is performed.

258 969258 969

Signálem HL se provádí přiklápění magnetické hlavy, signálem WĚ aktivace zápisového kanálu. Signál FŘ znamená příkaz ke zrušení hlášení chyby zápisu. Signálem RDY se sděluje, že pružný magnetický disk se otáčí a magnetické hlava je přiklopena. Signál ΪΧ ohlašuje indexový impuls z pružného magnetického disku, signál ŤO ohlašuje stopu 00 na pružném magnetickém disku. Signál WP avizuje zakázaný zápis na pružném magnetickém disku a signál FW vznik chyby při zápisu. Signál HĎ přivádí data, čtená z pružného magnetického disku. Signál V(0), přiváděný na první řídicí vstup 27 datových obvodů FDD řídí způsob kódování informace. Popsaným zapojením lze řídit i více diskových pamětí FD s pružným magnetickým diskem současně. V tomto případě budou řídicí výstupy 020 až 024 řídicích obvodů FDC připojeny na řídicí vstupy všech diskových pamětí s pružným magnetickým diskem, stavové vstupy 13 až 17 řídicích obvodů FDC na stavové výstupy všech diskových pamětí -.s pružným magnetickým diskem, datový výstup 026 datových obvodů FDD na datový vstup všech diskových pamětí s pružným magnetickým diskem a datový vstup 26 datových obvodů FDD na datový výstup všech diskových pamětí s pružným magnetickým diskem. Z řídicích obvodů FDC bude dále vyveden samostatný spouštěcí výstup a samostatný volicí výstup pro každou diskovou paměĎ s pružným magnetickým diskem.The HL signal is used to tilt the magnetic head, the WE signal to activate the write channel. The FD signal means the command to cancel the write error message. The RDY signal indicates that the flexible magnetic disk is rotating and the magnetic head is tilted. The signal ΪΧ signals the index pulse from the flexible magnetic disk, the signal OO signals track 00 on the flexible magnetic disk. The WP signal advises a prohibited write on the flexible magnetic disk and the FW signal a write error. The HĎ signal supplies data read from a flexible magnetic disk. The signal V (0) applied to the first control input 27 of the FDD data circuits controls the information coding method. It is also possible to control multiple FD memories with a flexible magnetic disk at the same time. In this case, the control outputs 020 to 024 of the FDC control circuits will be connected to the control inputs of all flexible magnetic disk disk memories, the state inputs 13 to 17 of the FDC control circuits to the state outputs of all disk memories -with the flexible magnetic disk, data output 026 data circuits. FDD to data input of all flexible magnetic disk drives and data input of 26 FDD data circuits to data output of all flexible magnetic disk drives. Furthermore, a separate trigger output and a separate select output for each flexible magnetic disk disk drive will be output from the FDC control circuits.

V zapojení datových obvodů FDD (obr. 2) se signálem DCE nastavuje směr datové cesty v obousměrném budiči BS směrnice. Je-li signál DCE ve stavu logické nuly, je nastavena cesta dat DO D15 směrem k datům EXT(0 + 15), je-li ve stavu logické jedničky, je nastavena cesta dat EXT(0 * 15) směrem k datům DZO «· DZ15. Tyto cesty se otevírají tehdy, je-li signál ČS ve stavu logické nuly. Datový adaptor DA transformuje vstupní data DZO ♦ DZ15 do tvaru pro sériový zápis na pružný magnetický disk která jsou ve tvaru signálu WD na datovém výstupu 026 a zpětně převádí čtené data z pružného magnetického disku ve tvaru signálu ŘĎ na datový vstup 26 na šestnáctibitovou paralelní formu na skupině datových výstupů 042 datového adaptoru DA. Signály WM, WČ, SEEK a ČŘ jsou vysílány z řídicí mikroprogramové paměti řídicích obvodů FDC. Mé-li být proveden zápis dat na pružný magnetický disk, nastaví se nejprve směr datové cesty signálem DCE a otevře obousměrný budič BS sběrnice signálem DMA. Datové obvody FDD jsou současně inicializovány signálem SC. Nyní jsou data přenášena po šestnáctibitových slovech jako signály EXT(O * 15) přes obousměrný budič BS sběrnice na skupinu výstupů 041.In the FDD circuit (Fig. 2), the DCE signal sets the direction of the data path in the bidirectional BS driver. When DCE signal is in logic zero state, data path DO D15 is set toward EXT data (0 + 15), if in logical one, EXT data path is set (0 * 15) toward DZO data «· DZ15. These paths open when the CS signal is in logic zero. The DA data adapter transforms the DZO-DZ15 input data into a serial write form to a flexible magnetic disk that is WD-shaped at data output 026, and converts read data from the flexible magnetic disk as a ŘD signal to data input 26 into a 16-bit parallel form. a group of data outputs 042 of the DA data adapter. The signals WM, WČ, SEEK and TI are transmitted from the control program memory of the FDC control circuits. To write data to the flexible magnetic disk, the direction of the data path is first set with the DCE signal and opens the bidirectional BS bus driver with the DMA signal. The FDD data circuits are simultaneously initialized by the SC signal. Now the data is transmitted in 16-bit words as EXT signals (O * 15) via the bi-directional BS bus driver to the 041 output group.

258 969258 969

Řídicí signál WĚ je přitom aktivní, takže datový adaptor DA je nastaven do zápisového režimu. Před vysláním každého datového slova signálů EXT(O +15) je vysílán signál ČF, který nuluje řídicí bit signálu F. Signál DMÁF přejde do stavu logické jedničky, což je zpětné hlášení procesoru PCS pro řízení přenosu. Datový adaptor DA převezme nyní data DZO + DZ15 ze skupiny vstu pů 45 a.provede jejich transformaci a sériové vyslání na pružný magnetický disk signály W. Po ukončení zápisu šestnáctibitového slova na pružný magnetický disk nastaví datový adaptor DA eignálem K3L řídicí bit signálu F do stavu logické jedničky, · což je hlášení procesoru PCS, že datový adaptor DA je schopen převzít další datové slovo. Proces se dále opakuje až do vyčerpání požadovaného počtu zapisovaných slov. Obdobným způsobem jsou prováděny všechny další elementární datové operace. Složitější datové operace, jako je identifikace adresových nebo datových polí, inicializace stopy na pružném magnetickém disku, hledání adresy sektoru, generování a kontrola cyklického polynomu a tak dále, jsou řízeny mikroprogramovou pamětí v řídicích obvodech FDC a provádí se v procesoru PCS před vysláním dat na EXT(0 + 15) nebo při čtení z pružného magnetického disku až po přijetí dat ΕΧΤ(Ό + 15)· Signál MOK znamená, že missing byl správně přijat. Tím jsop všechny obvody, související s řízením diskové paměti FD s pružným magnetickým diskem maximálně zjednodušeny.The control signal WE is active, so that the data adapter DA is set to write mode. Before transmitting each data word of the EXT signals (O +15), a QF signal is sent that resets the control bit of the F signal. The DMAF signal goes to a logical one state, which is a feedback signal to the PCS processor for transmission control. The DA data adapter now takes the DZO + DZ15 data from the input group 45 and transforms them and sends them to the flexible magnetic disk with signals W. After writing the 16-bit word to the flexible magnetic disk, the DA adapts the control signal F to the K3L signal. logical ones, which is a PCS processor report that the DA data adapter is able to take the next data word. The process is repeated until the required number of words is exhausted. In a similar way, all other elementary data operations are performed. More complex data operations, such as identifying address or data fields, initializing a track on a flexible magnetic disk, searching for a sector address, generating and checking a cyclic polynomial, and so on, are controlled by micro program memory in FDC control circuits and performed in the PCS before sending data to EXT (0 + 15) or when reading from a flexible magnetic disk after receiving the data ΕΧΤ (Ό + 15) · The MOK signal indicates that the missing signal was received correctly. As a result, all circuits related to the management of the FD disk with a flexible magnetic disk are simplified as much as possible.

Vynálezu lze použít pro řízení jedné nebo více diskových pamětí s pružným magnetickým diskem současně.The invention can be used to control one or more flexible magnetic disk memories at the same time.

Claims

SUBJECT OF THE INVENTION

258 969

1. Connection of an intelligent terminal with a micro-programmable disk storage with a flexible magnetic disk, with a processor, characterized in that the group of control outputs (O1) of the processor (PCS) is connected to a group of control inputs (6) of control circuits (FDC). the output of the first bit is further coupled to the first data circuit control input (27) (FDD), the first processor output (02) of the processor (PCS) is connected to the first control input (7) of the control circuit (FDC) 03) is connected to the second control input (8) of the control circuit (FDC), the clock output (04) of the processor (PCS) is connected to the clock input (9) of the control circuit (FDC), while its synchronization output (05) is connected to the control circuit (FDC) synchronization input (10), the processor control (06) control output (06) is connected to the control circuit (FDC) control input (11), while its address output group (07) is is connected to a group of address inputs (12) of control circuits (FDCs), the first setting output (08) of the processor (PCS) is connected to the first setting input (18) of the data circuits (FDD), to the second data circuit setting input (19) (FDD), the data input and output group (5) of the processor (PCS) is connected to the data input and output group (20) of the data circuit (FDD), control output (018) The FDC) is coupled to a flexible magnetic disk (FD) trigger memory input (28), while their select output (019) is coupled to a flexible magnetic disk (FD) disk memory selection input (29), a set of status outputs (010) control circuit (FDC) is connected to a group of status inputs (1) of the proc-processor (PCS), whereas their selection output (011) is connected to a selection input (2) of the processor (PCS), The control circuitry (FDC) is connected to a group of processor microinstruction (PCS) inputs (3), while their sixth control output (013) is connected to a second data circuit control input (21) (FDD), the seventh control output (014) of control circuits. (FDC) is connected to the third data circuit (22) control input (22), while their eighth control output (015) is connected to the fourth data circuit control (23) (FDD), the ninth control output (016) of the control circuit (s). FDC) is connected to the fifth data circuit control input (24), while their tenth control output (017) is connected to the sixth data circuit input (25), the first control output (FDD).

The 258 969 stage (020) control circuit (FDC) is connected to the first control input (30) of the flexible magnetic disk (FD) disk while their second control output (021) is connected to the second control input (31) of the disk memory (FD). FD), the third control circuit (FDC) control output (022) is coupled to the third flexible magnetic disk drive (FD) control input (32), while their fourth control output (023) is coupled to the fourth control output (023) the flexible magnetic disk (FD) control input (33) and their fifth flexible disk (F4) control output (024) is connected to the flexible magnetic disk (FD) disk memory (FD) control input (34), the first disk memory state output (027) (027). FD) with a flexible magnetic disk is connected to the first state input (13) of the control circuits (FDC), while its second state output (028) is connected to the second state input (14) of the control circuits (FDC) ), the third state output (029) of the flexible magnetic disk disk (FD) is connected to the third state input (15) of the control circuits (FDC), while its fourth state output (030) is connected to the fourth state input (16) of the control circuit (FDC), the fifth state output (031) of the flexible magnetic disk (FD) is connected to the fifth state input (17) of the control circuits (FDC), while its data output (032) is connected to the data input (26) data circuit (FDD), the data circuit synchronization output (025) is connected to the processor (PCS) synchronization input (4), while their data output (026) is connected to the data input (35) of the disk memory (FD) a flexible magnetic disk, wherein, for selecting and starting at least one additional flexible magnetic disk disk memory, connectable to the first to fifth control outputs (020 to 024) and to the first to fifth state inputs (13 to 17) of the control circuitry (FDC), as well as to the data output (026) and the data input (26) of the data circuitry (FDD), at least one additional select output and at least one other trigger output are provided in the control circuits (FDC).

2. Wiring according to the point lysed by the fact that in the data circuits (FDDs) the group of data inputs and outputs (41) of the bidirectional driver (BS) of the bus simultaneously form a group of data inputs and outputs (20); the bus is connected to the output of the first inverter (INV1), the input of which is simultaneously the second set-up input (19), the selective input (43) of the bidirectional driver (BS) is connected to the output of the first two-input circuit (NS1)

The first input of the first two-input circuit (NS1) of the logic product type is connected to the output of the second inverter (INV2), whose input is also the first setting input (18) , the second input of the first two-input logic product negation (NS1) circuit is connected to the second input of the third two-input logic product negation circuit (NS3) and simultaneously forms the fifth control input (24), bidirectional fieldbus driver (BS) data output group (041) is connected to a group of data adapters (45) of the data adapter (DA), the group of data outputs (042) of which is connected to the group of data inputs (44) of the bidirectional bus driver (BS); at the same time a second control input (21), while its first control input (47) simultaneously forms the first control input (27), the fourth control input p (48) of the data adapter (DA) simultaneously form the fourth control input (23), while its third control input (49) is connected to the second input of the second two-input circuit (NS2) of negation , the data output (043) of the data adapter (DA) simultaneously forms the data output (026), while its data input (50) simultaneously forms the data input (26), the state output (044) of the data adapter (DA) is connected to the first input of the second a logic product negation type 2-input circuit (NS2) whose output is connected to the bistable flip-flop (FLAG) data input (51), the data adapter (DA) clock output (045) is connected to the bistable flip-flop (FLAG) clock input (52) ), whose reset input (53) simultaneously forms the sixth control input (25), the output (046) of the bistable flip-flop (FLAG) is connected to the first input of the third negation-type two-input circuit (NS3) a logic product, the output of which is also a synchronization output (025). '