CS259666B1 - Zapojení pro časově řízené přidělení jedné výstupní periferie jednomu procesoru - Google Patents

Abstract

Zapojení umožňuje přidělování jedné výstupní periferie počítače dvěma procesorům. Na multiplexer jsou připojeny první vatupya druhé vstupy s výstupními datovými a řídicími signály obou procesorů, přičemž výstupy multiplexeru jsou zapojeny do datovýoíj a řídicích vstupů,výstupní periferie, jejíž výstupní řídicí signály jsou vedeny na demultiplexer. První výetupy demultiplexeru jsou spojeny s prvními řídicími vstupy prvního procesoru a jeho druhé výstupy do druhých řídicích vstupů druhého procesoru. Třetí řídicí vstup multiplexeru a čtvrtý řídicí vstup demultiplexeru jsou zapojeny do třetího výstupu bistabilního klopného obvodu,, který je spojen s prvním hradlem a druhým hradlem. Čítač je spojen s blokem monostabilních klopných obvodů, s generátorem pulsů, s prvním hradlem, druhým hradlem a s bistabilním klopným obvodem.

Description

Vynález se týká zapojení obvodu pro časově řízené přidělení jedné výstupní periferie jednomu procesoru, které obsahuje multiplexer a demultiplexer pro spojeni mezi procesory a výstupní periferii počítače.

Pracoviště výpočetní techniky, dnes vybavené zejména mikroprocesorovými systémy, mají nedostatek výstupních zařízení» Je to způsobeno zejména nedostupností tiskáren a děrovačů děrné pásky na našem trhu· Tato zařízení navíc svoý cenou často převyšují cenu zbytku konfigurace· Uvedená výstupní zařízení pracují jen omezenou dobu, nebol např· tisk i děrování tvoří jen malou část pracovní náplně celého systému· Doposud se tato situace řešila přepojováním výstupního zařízení, např· tiskárny, manuálním přepojením kabelu, čími příliš trpí konektory připojení· V příznivějším případě je ke každému procesoru připojeno jedno výstupní zařízení, čími ovšem vzroste neúměrně pořizovací cena·

Účelem tohoto vynálezu je odstranit výše uvedené nedostatky a při vhodné organizaci práce na dvou pracovištích, využívajících tiskárnu nebo děrovač, lze zajistit tisk i děrování jedinou tiskárnou nebo děrovačem při použití navrhovaného zapojení·

Podstata vynálezu spočívá v tom, že první vstupy multiplexeru jsou spojeny s prvním procesorem a druhé vstupy tohoto multiplexeru jsou napojeny na druhý mikroprocesor·

- 2 Z obou mikroprocesorů jsou přivedeny do multiplexeru výstupní datové a řídicí signály prostřednictvím první a druhé výstupní svorky. Výstupy multiplexeru jsou zapojeny do datových a řídicích vstupů výstupní periferie, které je napojena na vstupy demultiplexeru. Výstupy demultiplexeru jsou zapojeny do řídicích vstupů obou mikroprocesorů. Řídicí vstup multiplexeru a řídicí vstup demultiplexeru jsou zapojeny do výstupu bistabilního klopného obvodu. První procesor je déle spojen jednak s jedním vstupem bloku monostabilních klopných obvodů a jednak se vstupem prvního hradla, zatímco druhý procesor je spojen jednak se vstupem druhého hradla a jednak s dalěím vstupem bloku monostabilních klopných obvodů, jehož výstup je zapojen na první nulovací vstup čítače. Druhý nulovací vstup čítače je spojen jednak s nastavovacím vstupem bistabilního klopného obvodu a jednak s výstupem druhého hradla a třetí nulovací vstup čítače je spojen jednak s dalším vstupem bistabilního klopného obvodu a jednak s výstupem prvního hradla, jehož druhý vstup a též druhý vstup druhého hradla jsou spojeny jednak se čtvrtým výstupem čítače a jednak s povolovacím vstupem generátoru pulsůo Na vstupy generátoru pulsů je zapojen trimr, přičemž pátý výstup generátoru pulsů je zapojen do čítacího vstupu čítače.

Zapojení podle vynálezu umožňuje, že dvoukanálový multiplexar je přepínán vždy pro ten procesor, který žádá první o přidělení výstupní periferie. Na první žádost při naplněném čítači se přepne JK klopný obvod do stavu, který přepne multiplexer pro právě žádající procesor. Po první žádosti o přidělení se nuluje čítač, jehož nenaplnění v dalším průběhu činnosti způsobuje blokování žádosti druhého procesoru, čítač je nulován při každé změně řídicích signálů od obou procesorů, čítači pulsy jsou generovány s frekvencí závislou na velikosti časové konstanty nastavitelné trimrem. Frekvence je pevně zvolena tak, aby zůstala výstupní periferie přidělena jednomu procesoru po předem stanovenou dobu, závislou na organizaci práce na obou pracovištích. Zážédá-li během přidělení výstupní

- 3 periferie jednomu proceeoru o její přidělení i procesor druhý, je jeho žádost blokována nenaplněním Čítače a v určitém časovém odstupu po skončení práce prvního procesoru, daném dobou naplnění čítače, je žádost druhého procesoru přijata, to snamená, že naplnění čítače umožní překlopit JK klopný obvod do stavu přidělujícího výstupní periferii druhému procesoru·

Zapojení podle vynálezu je vysvětleno při popisu výkresů, kde značí obr· 1 blokové zapojení obvodu pro časově řízené přidělení jedné výstupní periferie jednomu ze dvou procesorů a obr· 2 příkladné podrobné zapojení obvodu z obr· 1·

První výstupní svorky Dl, S1 datových a řídicích signálů neznázorněného prvého procesoru jsou přivedeny na první vstupy XI multiplexeru MX. Druhé výstupní svorky D2, SŽ datových a řídicích signálů neznázorněného drahého procesoru jsou připojeny na druhé vstupy X2 multiplexeru MX. Výstupy Ϊ multiplexeru MX jsou zapojeny do datových a řídicích vstupů D, S výstupni periferie· Třetí řídicí vstup AI multiplexeru MX je zapojen na třetí výstup Q1 bistabilniho klopného obvodu BKO·

Výstupní svorka AC řídicích signálů výstupní periferie je zapojena do vstupů X demultiplexeru DMX. První výstupy XI demultiplexeru DMX jsou zapojeny do prvních řídicích vstupů AC1 prvého procesoru· Druhé výstupy Y2 demultiplexeru DMX jsou zapojeny do druhých řídicích vstupů AC2 druhého procesoru· Čtvrtý řídicí vstup A2 demultiplexeru DMX je zapojen do třetího výstupu Q1 bistabilního klopného obvodu BKO·

Pátý výstup O generátoru pulsů OP je zapojen do čítacího vstupu C čítače CT. čtvrtý výstup Q2 čítače CT je zapojen do povolovacího vstupu S3 generátoru pulsů GP. Na vstupy generátoru pulsů OP je zapojen trimr £. čtvrtý výstup Q2 čítače CT je zapojen do druhých vstupů prvního hradla H1 a druhého hradla HZ· *

První výstupní svorka SCI řídicího signálu neznázorněného prvního procesoru je zapojena do prvého vstupu prvního hradla H1 a na jeden vstup bloku BMKO monostabilních klopných obvodů. Druhá výstupní svorka SC2 řídicího signálu neznázorněného druhého procesoru je spojena s dalším vstupem bloku BMKO monostabilních klopných obvodů a a prvním vstupem druhého hradla H2.

Výstup druhého hradla H2 je zapojen do nastavovacího vstupu S4 bistabilního klopného obvodu BKO a druhého nulovacího vstupu R2 čítače CT. Výstup prvního hradla H1 je zapojen do daláího vstupu R bistabilního klopného obvodu BKO a třetího nulovacího vstupu R3 Čítače CT. Výstup bloku BMKO monostabilních klopných obvodů je zapojen do prvního nulovacího vstupu Rl čítače CT.

Funkce zařízení je určena třemi stavy. Ve výchozím stavu se zapojení nachází, jestliže ani jeden z procesorů po určitou dobu, danou naplněním čítače CT, nepracuje s výstupní periferií a ani o přidělení výstupní periferie nežádá. Čítač CT je naplněn, což znamená, že není blokováno překlápění bistabilního klopného obvodu BKO nastavovacím vstupem S4 a dalším vstupem R prvním výstupním řídicím signálem z první výstupní svorky SCI a druhým výstupním řídicím signálem z druhé výstupní svorky SC2. Přidělení výstupní periferie je tedy přístupné oběma procesorům.

Zažádá-li jeden z obou procesorů změnou prvního výstupního řídicího signálu z první výstupní svorky SCI, resp. změnou druhého výstupního řídicího signálu z druhé výstupní svorky SC2, o přidělení výstupní periferie, prvé hradlo Hl, reap. druhé hradlo H2_?propustí první výstupní řídicí signál resp. druhý výstupní řídicí signál, na vstup SET,resp. RESE1J bistabilního klópného obvodu BKO, jehož třetí výstup Q1 otevře třetím řídicím vstupem AI v multiplexeru MX a čtvrtým řídicím vstupem A2 v demultiplexeru DMX průchod signálů pro

- 5 první) resp# druhý procesor. Změna prvního výstupního řídicího signálu, resp·. druhého výstupního řídicího signálu, způsobí vynulování čítače CT přes blok BMKO monostabilních ^rt klopných obvodů, první nulovací vstup Rl čítače CT. Tím přejde obvod do stavu, kdy čtvrtý výstup Q2 čítače CT uvolní povolovací vstup S3 generátoru pulsů GP. který v závislosti na nastavené časové konstantě trimru P z pátého výstupu 0 generátoru pulsů GP začne plnit čítacím vstupem C čítač CT. Přijde-li během doby naplnění čítače CT změna prvního výstupního řídicího signálu z první výstupní svorky SCI, resp· změna druhého výstupního řídicího signálu z druhé výstupní svorky SC2, přenese blok BMKO monostabilnich klopných obvodů tuto změnu na první nulovací vstup Rl čítače CT a vynuluje jej· Nenaplněním čítače CT je zablokováno prvním hradlem Hl,resp· druhým hradlem H2 ěíření prvního výstupního řídicího signálu z první výstupní svorky SCI)resp. druhého výstupního řídicího signálu z druhé výstupní svorky SC2, na vstup SET, resp. RESE^ bistabilního klopného obvodu BKO* čímž je zajištěno přepnuti multiplexeru MX a demultiplexeru DMX jednak pro první procesor a jednak pro druhý procesor*

Uplyne-li po změně prvního výstupního řídicího signálu, reap· druhého výstupního řídicího signálu, doba odpovídající naplnění čítače CT, přejde obvod do výchozího stavu·

Žédal-li při vynulování čítače CT o přidělení výstupní periferie první) resp· druhý procesor, je tato žádost zpracována ihned po přechodu do výchozího stavu· Po naplnění čítače CT jeho signál uvolní šíření prvního výstupního řídicího signálu z první výstupní svorky SCI resp· druhého výstupního řídicího signálu z druhé výstupní svorky SC2_} a to prvním hradlem Η1_; resp· druhým hradlem H2, na vstup RESET, resp« SET, bistabilního klopného obvodu BKO a umožní překlopit bistabilní klopný obvod BKO pro první, resp· druhý, procesor. Změna výstupu prvního hradla Hl.resp· druhého hradla 112^ způsobí přes druhý nulovací vetup R2,resp. přes třetí nulovací vstup R3jčítače CT jeho vynulování.

- 6 Podle obr. 2 první výstupní svorky Dl, Sl datových a řídicích signálů prvního procesoru jsou připojeny na první vstupy osmého integrovaného obvodu IPX, tvořeného multiplexerem, zatímco druhé výstupní svorky D2, S2 datových a řídicích signálů druhého procesoru jsou připojeny na druhé vstupy osmého integrovaného obvodu IPX, jehož výstupy T jsou propojeny s datovými a řídicími signály výstupní periferie· Třetí vstup S osmého integrovaného obvodu IPX je připojen na zemní vodič. Čtvrtý vatup.A osmého integrovaného obvodu IPX je zapojen na šestý výstup § JK klopného obvodu IQ7. Výstupní svorka AC řídicího signálu periferie je zapojena do vstupu invertoru 104 e, jehož výstup je zapojen do jedněch vstupů druhého hradla NAND 106 a, b. Výstup druhého hradla NAND 106 a je zapojen na první řídicí vstup AC1 prvního procesoru. Výstup druhého hradla NAND IP6b je zapojen do druhého řídicího vstupu AC2 druhého procesoru. Sedmý výetup £ JK klopného obvodu 107 je připojen na další vstup druhého hradla NAND 106a. Šestý výetup § JK klopného obvodu 107 je zapojen do dalšího vstupu druhého hradla NAND 106b. Pátý vstup JI, šestý vstup K1 a sedmý vstup Cl JK klopného obvodu 107 jsou připojeny na úroveň logické jedničky. První výstupní řídicí signál prvního procesoru je zapojen na vstup exklusivu OR 102a, dále vstupu exklusivu OR 102d a vstupu invertoru I04c. Druhý výstupní řídicí signál druhého procesoru je zapojen do dalšího vstupu exklusivu OR I02a, dalšího vstupu exklusivu OR IO2d a vstupu invertoru I04d.

Výstup invertoru I04c je zapojen do vstupu prvého hradla NAND IOga. Výstup invertoru I04d je zapojen do vstupu prvého hradla NAND IOgb. Výstup prvého hradla NAND IOga je zapojen do osmého vstupu S5 JK klopného obvodu 107 a na jeden vstup prvého hradla NAND IOg£. Výstup prvého hradla NAND I05b je zapojen do devátého vstupu R9 JK klopného obvodu 107 a dalšího vstupu prvého hradla NAND I05c. Výstup prvého hrad la NAND I05c je zapojen do vstupu invertoru I04b> jehož výstup je zapojen do desátého vstupů L binárního čítače 103»

- 7 Osmý výstup QD binárního čítače 103 je zapojen do dalšího vstupu prvého hradla NAND I05a, dále dalšího vstupu prvého hradla NAND 105 b a vstupu invertoru 104a. jehož výstup je ’ spojen a jedním vstupem univerzálního časovače 101. Výstup časovače 101 je připojen na kladné napájecí napětí 5 V. Na toto napětí je připojen první odpor R4, jehož druhý pól je spojen s dalším vstupem časovače 101 a druhým odporem R5, jehož druhý pól je spojen s dalšími dvěma vstupy časovače 101 a s prvním kondenzát ořem C4. Druhý pól prvního kondenzétoru C4, stejně jako vývod časovače 101, jsou uzemněny. Další výstup časovače 101 je zapojen do jedenáctého vstupu CU binárního čítače 103. Dvanáctý vstup A8, třináctý vstup B8, čtrnáctý vstup C8 a patnáctý vstup D8 binárního čítače 103 jsou uzemněny.

Výstup exklusivu OR I02a je připojen na druhý kondensátor C5, jehož druhý pól je spojen s třetím odporem R6 a vstupem exklusivu OR 102b. Druhý pól třetího odporu R6 je uzemněn Výstup exklusivu OR 102d je spojen s třetím kondenzátorem C6. jehož druhý pól je spojen ae čtvrtým odporem R7 a vstupem exklusivu OR I02c« Další vstup exklusivu OR I02c je připojen na úroveň logické jedničky. Další výstup exklusivu OR I02c je připojen do dalšího vstupu exklusivu OR I02b. Výstup exklu sivu OR I02b je zapojen do šestnáctého vstupu N binárního čítače 103.

Činnost obvodu podle obr. 2 je shodná s činností popsanou u zapojení podle obr. 1.

V zapojení podle vynálezu je použit multiplexer MX dvou kanálů o volitelném počtu signálů. Podle úrovně na třetím řídicím vstupu AI přepíná do výstupu Y první vstupy XI nebo druhé vstupy X2. V podrobném schématu je představován obvody typu 74 157, což je čtyřnásobný dvoukanálový multiplexer.

Demultiplexer DMX je určen pro dva kanály o volitelném počtu signálů· Podle úrovně na čtvrtém řídicím vstupu A2 přepíná vstup X na jeden z prvního výstupu Y1 nebo druhého výstupu Y2. Jelikož je v zapojení podle obr. 2 přepínán jediný výstupní řídicí signál, výstupní svorka AC, na první řídicí vstup AC1 nebo na druhý řídicí vstup AC2, bylo na realizaci funkce použito druhé hradlo NAND I06a, 106b a invertor 104 e o

Bistabilní klopný obvod BKO je obvod s asynchronními vstupy R (RESET) a nastavovacími vstupy S4 (SET), dále sedmým výstupem £ a šestým výstupem 5» které nabývají vzájemně inverzních hodnot. Sedmý výstup £ se rovná logické jedničce, jestliže se poslední v úrovni logické nuly nacházel nastavovací vstup S4 (SET), otvírá multiplexer MX a demultiplexer DMX pro první procesor. Sedmý výstup § JK klopného obvodu 107 se rovná logické nule, jestliže se poslední v úrovni logické nuly nacházel vstup R (RESET), otvírá multiplexer MX a demultiplexer DMX pro druhý procesor. V podrobném schématu je pro JK klopný obvod 107 použit obvod UCY 7476, jehož další vstupy» tj· pátý vstup JI, šestý vstup K1 a sedmý vstup Clpisou pro činnost nevyužívány, a proto zapojeny na úrovni logické jedničky.

Generátor pulsů GP v závislostech na nastavené časové konstantě trimrem P generuje pulsy na pátém výstupu 0. Na povolovacím vstupu S3 lze činnost generátorů pulsů blokovat.

V podrobném schématu je generátor pulsů GP realizován univerzálním časovačem ΙΟΙ, E 555 s připojenými třemi pasivními prvky. Jako nastavitelný prvek je zvolen druhý odpor R5«

Čítač CT má čítači vstup C. čtvrtý výstup Q2 čítače CT je některý z výstupů použitého čítače CT, vybraný podle potřebného dělicího kmitočtu. Čítač CT úrovní výstupu logická nula, tj· při nenaplnění čítače CT, blokuje přepnutí multiplexeru MX a demultiplexeru DMX a úrovní logická jednička

- 9 blokuje činnost generátoru pulsů GP. V podrobném zapojení je jako binární čítač 103 použit obvod MH 74 193 s čítacím a nulovacím vstupem. První nulovací vstup Rl a druhý nulovací vstup R2 z blokového schématu jsou realizovány pomocí prvého hradla NAND 105c a invertoru 104b. zapojeného do přednestavovacího desátého vstupu L binárního čítače 103» Datové přednaatavovací vstupy binárního čítače 103 jsou připojeny na úroveň logické nuly·

První hradlo H1 a druhé hradlo H2 blokují první výstupní řidiči signály na první výstupní svorce SCI, resp. druhé výstupní řídicí signály na druhé výstupní svorce SC2, před průchodem do dalšího vstupu R a nastavovacího vstupu S4 bistabilního klopného obvodu BKO a před vynulováním čítače OT. Podle obr. 2 jsou hradla představována prvým hradlem NAND I05a a 105b, např. typu MH 7400, na jehož jeden vstup je včleněn invertor I04c a I04d. např. typ MH 7404·

Blok monostabilních klopných obvodů BMKO je spojen s prvním nulovacím vstupem Rl čítače CT. Tyto signály čítač CT nuluje při jakékoliv změně prvního výstupního řídicího signálu nebo druhého výstupního řídicího signálu. V zapojení podle obr. 2 jsou použity čtyři obvody exklusive OR, resp.

XOR 102, např. typu 7486 PC.

Výstup exklusive OR I02a je zapojen na derivační RC člen, tvořený druhým kondenzétorem C5 a třetím odporem R6, který přenáší na vstup exklusive XOR 102b jen puls odvozený od néběžné hrany pulsu změny bud prvního výstupního řídicího signálu, nebo druhého výstupního řídic.ího signálu. Výstup exklusive OR 102d je zapojen na derivační RC člen, tvořený čtvrtým odporem R7 a třetím kondenzátorem C6, který přenáší na vstup exklusive XOR I02c· zapojeného jako invertor, pouze puls odvozený od závěrné hrany pulsu změny prvního výstupního řídicího signálu. Z výstupu exklusive XOR I02c je tento negovaný puls přiveden na druhý vstup exklusive XOR 102b.

Z výstupu exklusive XOR I02b je prostřednictvím Šestnácté ho vstupu N nulován dítad CT každou změnou prvního výstup ního řídicího signálu nebo druhého výstupního řídicího signálu·

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   Zapojeni pro časově řízené přidělení jedné výstupní perifeřie jednomu procesoru, přičemž spojení mezi procesory a výstupní periferií počítače je realizováno multiplexerem a demultiplexerem, vyznačující se tím, že na první vstupy (XI) multiplexeru (MX) jsou připojeny první výstupní svorky (Dl, Sl) datových a řídicích signálů prvního procesoru a druhé výstupní svorky (D2, S2) datových řídicích signálů druhého procesoru jsou připojeny na druhé vstupy (X2) multiplexeru (MX), jehož výstupy (Y) jsou zapojeny do datových a řídicích vstupů (D, S) výstupní periferie, jejíž výstupní svorka (AC) ' řídicích signálů je zapojena do vstupů (X) demultiplexeru (DMX), jehož první výstupy (Yl) jsou zapojeny do prvních řídicích vstupů (AC1) prvního procesoru a jeho druhé výstupy (Y2) do druhých řídicích vstupů (AC2) druhého procesoru, zatímco třetí řídicí vstup (Al) multiplexeru (MX) a čtvrtý řídicí vstup (A2) demultiplexeru (DMX) jsou zapojeny do třetího výstupu (Ql) bistabilního klopného obvodu (BKO), přičemž první výstupní svorka (SCI) řídicího signálu prvního procesoru je zapojena jednak do vstupu prvního hradla (Hl) a jednak na jeden vstup bloku (BMKO) monostabilních klopných obvodů a druhá výstupní svorka (SC2) řídicího signálu druhého procesoru je spojena jednak se vstupem druhého hradla (H2) a jednak s dalším vstupem bloku (BMKO) monostabilních klopných obvodů, jehož výstup je zapojen na první nulovací vstup (Rl) čítače (CT), opatřeného dále druhým nulovacím vstupem (R2) a třetím nulovacím vstupem (R3), přičemž druhý nulovací vstup (R2) je spojen jednak s nastavovacím vstupem (S4) bistabilního klopného obvodu (BKO) a jednak s výstupem druhého hradla (H2) a třetí nulovací vstup (R3) je spojen jednak s dalším vstupem (R) bistahil ního klopného obvodu (BKO) a jednak s výstupem prvního hradla (Hl), jehož druhý vstup a též druhý vstup druhého hradla (H2) jsou spojeny jednak se čtvrtým výstupem (Q2) čítače (CT) a jednak s povolovacím vstupem (S3) generátoru pulsů (GP), na je hož vstupy je zapojen trimr (P) a pátý výstup (0) generátoru pulsů (GP) je zapojen do čítačího vstupu (C) čítače (CT)$