CS266044B1

CS266044B1 - Connections for synchronous write, read and restore dynamic memory data

Info

Publication number: CS266044B1
Application number: CS878544A
Authority: CS
Inventors: Petr Ing Stroner; Ivan Ing Bartunek; Pavel Ing Milenovsky
Original assignee: Petr Ing Stroner; Bartunek Ivan; Pavel Ing Milenovsky
Priority date: 1987-11-26
Filing date: 1987-11-26
Publication date: 1989-11-14
Also published as: CS854487A1

Abstract

Zapojení se týká centrální jednotky mikropočítačového systému a jeho dynamické paměti. Zapojení obsahuje dynamickou pamět a obvody pro řízení synchronního zápisu, čtení a obnovu dat v paměti. Pracuje synchronně s procesorem. Synchronizaci řídí taktovací generátor. Vlastní cyklus, to je obvnovovací zápisový nebo čtecí řídí synchronní registr. Taktovací obvod je společný jak pro vlastni zapojení, tak pro mikroprocesor, s jehož činnosti se funkce synchronizuje. Využije se v řídicí a výpočetní technice.The circuit concerns the central unit of the microcomputer system and its dynamic memory. The circuit contains dynamic memory and circuits for controlling synchronous writing, reading and restoring data in the memory. It works synchronously with the processor. The synchronization is controlled by a clock generator. The actual cycle, that is, the write or read cycle, is controlled by a synchronous register. The clock circuit is common to both the circuit itself and the microprocessor, with whose operation the function is synchronized. It is used in control and computing technology.

Description

Vynález se týká zapojení pro synchronní zápis, čtení a obnovu dat dynamické paměti typu RAM, pro jejíž činnost je nutné, aby docházelo automaticky k obnovení informace do definované doby.The invention relates to a circuit for synchronous writing, reading and recovery of data of a dynamic RAM type, the operation of which requires the automatic recovery of information within a defined time.

Při zápisu a čtení dat z dynamické paměti se požaduje, aby při příslušném požadavku na čtení a zápis nebyl přerušen obnovovací cyklus, ale také aby byl okamžitě zahájen čtecí či zápisový cyklus současně se požaduje, aby obnovovací cyklus proběhl na předepsaných adresách do definované doby.When writing and reading data from dynamic memory, it is required that the respective read and write request does not interrupt the refresh cycle, but also that the read or write cycle is started immediately at the same time.

Dosud známá zapojení využívají princip autonomního obnovovacího cyklu. Tento cyklus se řídí většinou krystalovým generátorem hodinových pulsů asynchronně s hodinovým generátorem mikroprocesorů. Při tomto řešení pak dochází k tomu, že čtecí nebo zápisový cyklus paměti musí být pozdržen do konce obnovovacího cyklu, čímž dochází ke zpomalení činnosti výpočetní jednotky. U generátoru obnovovacích cyklů řízených krystalem je délka obnovovacího cyklu pevně dána a je pro korektní hodnotu krystalu neměnná. Pro zvýšenou spolehlivost paměti se však požaduje, aby obnovovací cyklus byl co nejčastější. Tento požadavek je však v rozporu s požadavkem na co největší výpočetní rychlost mikroprocesoru, pro který by bylo optimální, aby paměť pracovala bez obnovovacích cyklů.Previously known connections use the principle of an autonomous renewal cycle. This cycle is usually controlled by a crystal clock generator asynchronously with the microprocessor clock generator. With this solution, the memory read or write cycle must be delayed until the end of the refresh cycle, thereby slowing down the operation of the computing unit. In a crystal-controlled recovery cycle generator, the length of the recovery cycle is fixed and is constant for a correct crystal value. However, for increased memory reliability, the refresh cycle is required to be as frequent as possible. However, this requirement conflicts with the requirement for the microprocessor's computational speed to be as high as possible, for which it would be optimal for the memory to operate without refresh cycles.

Tuto nevýhodu odstraňuje zapojení pro synchronní zápis, čtení a obnovu dat paměti. Podstata vynálezu spočívá v tom, že zapojení pracuje synchronně s procesorem, přičemž hodinový vstup taktovacího generátoru je spojen s hodinovým vstupem synchronizačního registru, jehož positivní výstup je spojen s positivním vstupem sdruženého kombinačního obvodu, s obnovovacím vstupem uvolňovacího kombinačního obvodu a s inkrementálním vstupem čítače. Skupinový výstup čítače je spojen s obnovovacím adresním vst»upem demultiplexers jehož skupinový výstup je spojen s adresním vstupem paměťového bloku. Datový výstup paměťového bloku je spojen s datovým vstupem vyrovnávací paměti, jejíž strobovací vstup je spojen se strobovacím výstupem sdruženého kombinačního obvodu. Ukončovací výstup kombinačního obvodu je spojen s nulovacím vstupem klopného obvodu, jehož negativní výstup je spojen s povelovým vstupem uvolňovacího kombinačního obvodu. Výstup uvolňovacího kombinačního obvodu je spojen s nulovacím vstupem řídicího registru, jehož skupinový výstup je spojen se skupinovým taktovacím vstupem sdruženého kombinačního obvodu. Sloupcový výstup sdruženého kombinačního obvodu je spojen se sloupcovým vstupem paměťového bloku, jehož zápisový vstup je spojen s výstupem zápisového kombinačního obvodu. Blokovací vstup zápisového kombinačního obvodu je spojen s positivním výstupem klopného obvodu. Hodinový vstup klopného obvodu je spojen s výstupem povelového kombinačního obvodu, jehož zápisový vstup je spojen s povelovým vstupem zápisového kombinačního obvodu a se zápisovým vstupem zapojení. Synchronisační vstup zapojení je spojen se synchronizačním vstupem nulovacího kombinačního obvodu a se synchronizačním vstupem taktovacího generátoru. Oscilační výstup taktovacího generátoru je spojen s hodinovým vstupem řídicího registru. Sériový vstup řídicího registru je spojen se sériovým vstupem synchronizačního registru a se sériovým vstupem zapojení. Uvolňovací vstup zapojení je spojen s uvolňovacím vstupem vyrovnávací paměti, jejíž datový výstup je spojen s datovým vstupem zapojení a s datovým vstupem paměťového bloku. Řádkový vstup paměťového bloku je spojen s řádkovým výstupem sdruženého kombinačního obvodu, jehož negativní vstup je spojen s negativním výstupem synchronizačního registru. Nulovací vstup synchronizačního registru je spojen s výstupem nulovacího kombinačního obvodu. Nulovací vstup kombinačního obvodu je spojen s nulovacím výstupem sdruženého kombinačního obvodu, jehož uvolňovací výstup je spojen se skupinovým výběrem vstupem demultiplexeru. Skupinový adresní vstup demultiplexeru je spojen s adresním vstupem zapojení. Čtecí vstup zapojení je spojen se čtecím vstupem povelového kombinačního obvodu. Blokovací vstup zapojení je spojen s datovým vstupem klopného obvodu.This disadvantage is eliminated by the connection for synchronous writing, reading and recovery of memory data. The essence of the invention is that the circuit operates synchronously with the processor, the clock input of the clock generator being connected to the clock input of the synchronization register, the positive output of which is connected to the positive input of the combined circuit. The group output of the counter is connected to the refresh address input of demultiplexers whose group output is connected to the address input of the memory block. The data output of the memory block is connected to the data input of a buffer, the strobing input of which is connected to the strobing output of the combined combination circuit. The termination output of the combination circuit is connected to the reset input of the flip-flop, the negative output of which is connected to the command input of the release combination circuit. The output of the release combining circuit is connected to the reset input of the control register, the group output of which is connected to the group clock input of the combined combining circuit. The column output of the combined combining circuit is connected to the column input of a memory block, the writing input of which is connected to the output of the writing combining circuit. The blocking input of the write combining circuit is connected to the positive output of the flip-flop circuit. The clock input of the flip-flop circuit is connected to the output of the command combinational circuit, the write input of which is connected to the command input of the write combinational circuit and to the write input of the circuit. The synchronization input of the circuit is connected to the synchronization input of the zero combination circuit and to the synchronization input of the clock generator. The oscillating output of the clock generator is connected to the clock input of the control register. The serial input of the control register is connected to the serial input of the synchronization register and to the serial input of the circuit. The circuit release input is connected to the buffer release input, the data output of which is connected to the circuit data input and to the data input of the memory block. The line input of the memory block is connected to the line output of the combined combinational circuit, the negative input of which is connected to the negative output of the synchronization register. The reset input of the synchronization register is connected to the output of the reset combination circuit. The reset input of the combination circuit is connected to the reset output of the combined combination circuit, the release output of which is connected to the group selection by the input of the demultiplexer. The group address input of the demultiplexer is connected to the address input of the circuit. The read input of the circuit is connected to the read input of the command combinational circuit. The blocking input of the circuit is connected to the data input of the flip-flop.

Výhodou uspořádání podle vynálezu je, že jednoduchými prostředky zajišťuje synchronní čtení, zápis a obnovovací cyklus dynamické paměti s chodem mikroprocesoru bez nároku na přídavné časy, které způsobují časovou degradaci celého systému. Zapojení podstatně zrychluje práci operačního systému. Umožňuje zrychlené opakování obnovovacího cyklu, což podstatně zvýší spolehlivost paměti. Jestliže je k centrální jednotce připojen řadič disků, je možno přímo řídit disky se zvýšenou hustotou bez doplňkového technického vybavení.The advantage of the arrangement according to the invention is that it provides, by simple means, a synchronous read, write and refresh cycle of the dynamic memory with the operation of the microprocessor without the need for additional times which cause time degradation of the whole system. Wiring significantly speeds up the work of the operating system. It allows an accelerated repetition of the refresh cycle, which significantly increases memory reliability. If a disk controller is connected to the central unit, it is possible to directly control disks with increased density without additional technical equipment.

Příklad zapojení pro synchronní zápis, čtení a obnovu dat dynamické paměti podle vynálezu je znázorněn v blokovém schématu na připojeném výkrese.An example of a circuit for synchronously writing, reading and recovering dynamic memory data according to the invention is shown in the block diagram in the accompanying drawing.

Jednotlivé bloky zapojeno je možno charakterizovat takto. Čítač ,2 je synchronní ý-bitový čítač, který slouží ke generaci adres obnovovacích cyklů. Demultiplexer 2 j^e přepínač, který slouží k přepínání adresace paměti, z čítače adres 2 a adres generovaných procesorem na adresní vstup 01 zapojení. Povelový kombinační obvod _4 je hradlo typu NAND a slouží ke sčítání povelových signálů pro čtení a zápis. Synchronizační registr 2 je tříkrokový posuvný registr, který slouží k synchronnímu odstartování obnovovacích cyklu. Nulovací klopný obvod 2 je hradlo typu AND a slouží ke sčítání vnějšího a vnitřního vynulování synchronizačního registru 2· Vyrovnávací pamět 1_ je vytvořena z asynchronních klopných obvodů a slouží k zachycení dat při čtecím cyklu z pamětového bloku 2· Pamětový blok 8 se skládá z dynamických pamětí typu RAM a slouží k zapamatování dat. Sdružený kombinační obvod 2 3^etvořen hradly typu AND a NAND a slouží ke generaci řídicích signálů pro pamětový blok 8. Řídicí - registr 10 je sedmikrokový posuvný synchronní registr a slouží jako zdroj značek reálného času pro sdružený kombinační obvod 2· Uvolňovací kombinační obvod 11 se skládá z hradel typu NOT a NAND a slouží k sečtení signálů pro spuštění funkce řídicího registru při obnovovacím cyklu či při čtecím zápisovém cyklu. Klopný obvod 12 je typu D a slouží k synchronnímu odstartování čtecího či zápisového cyklu. Zápisový kombinační obvod 13 je vytvořen z hradel typu NOT a AND a slouží ke generaci zápisového pilsu do pamětového bloku 2- Taktovací generátor 14 je krystalový generátor, který generuje jednak oscilační kmitočet a jednak nižší taktovací kmitočet.The individual blocks connected can be characterized as follows. Counter, 2 is a synchronous γ-bit counter that is used to generate refresh cycle addresses. Demultiplexer 2 is ^a switch that is used to switch the memory addressing, from the address counter 2 and the addresses generated by the processor to the address input 01 of the connection. The command combining circuit _4 is a NAND type gate and is used to add command signals for reading and writing. Synchronization register 2 is a three-step shift register which is used for synchronous start of recovery cycles. The reset flip-flop 2 is an AND-type gate and is used to add the external and internal resetting of the synchronization register 2. RAM type and is used to store data. The combined combinational circuit 2 3 ^e consists of AND and NAND type gates and serves to generate control signals for the memory block 8. The control register 10 is a seven-step sliding synchronous register and serves as a source of real time marks for the combined combinational circuit 2 · The release combining circuit 11 it consists of NOT and NAND gates and is used to add signals for starting the control register function during the refresh cycle or during the read write cycle. The flip-flop circuit 12 is of type D and serves to synchronously start the read or write cycle. The write combining circuit 13 is formed of NOT and AND gates and serves to generate a write pillar to the memory block 2-. The clock generator 14 is a crystal generator which generates both an oscillating frequency and a lower clock frequency.

Jednotlivé bloky jsou zapojeny takto. Hodinový vstup 142 taktovacího generátoru 14 je spojen s hodinovým vstupem 51 synchronizačního registru 2' jehož positivní výstup 54 je spojen s positivním vstupem 91 sdruženého kombinačníh obvodu 2' ^s obnovovacím vstupem 111 uvolňovacího kombinačního obvodu 11 a s inkrementálním vstupem 21 čítače 2· Skupinový výstup 22 čítače 2 je spojen s obnovovacím adresním vstupem 32 demultiplexeru 3, jehož skupinový výstup 34 je spojen s adresním vstupem 81 pamětového bloku 2· Datový výstup 86 pamětového bloku 2 3^e spojen s datovým vstupem 73 vyrovnávací paměti 1_, jejíž strobovací vstup 71 je spojen se strobovacím výstupem 98 sdruženého kombinačního obvodu 2· Ukončovací výstup 22 kombinačního obvodu 2 j^e spojen s nulovacím vstupem 123 klopného obvodu 12 , jehož negativní výstup 125 je spojen s povelovým vstupem 112 uvolňovacího kombinačního obvodu 11. Výstup 113 uvolňovacího kombinačního obvodu 11 je spojen s nulovacím vstupem 101 řídicího registru taktovacím 10, jehož skupinový výstup 104 je spojen se skupinovým vstupem 93 sdruženého kombinačního obvodu 2· Sloupcový výstup 97 sdruženého kombinačního obvodu 2 j^e spojen se sloupcovým vstupem 83 pamětového bloku 2, jehož zápisový vstup 84 je spojen s výstupem 133 zápisového kombinačního obvodu 13. Blokovací vstup 131 zápisového kombinačního obvodu 22 je spojen s positivním výstupem 124 klopného obvodu 12. Hodinový vstup 122 klopného obvodu 12 je spojen s výstupem 43 povelového kombinačního obvodu 2' jehož zápisový vstup 42 je spojen s povelovým vstupem 132 zápisového kombinačního obvodu 13 a se zápisovým vstupem 06 zapojení. Synchronizační vstup 04 zapojení je spojen se synchronizačním vstupem 61 nulovacího kombinačního obvodu 2 ^{a se} synchronizačním vstupem 141 taktovacího generátoru 14 ♦ Oscilační výstup 143 taktovacího generátoru 14 je spojen s hodinovým vstupem 102 řídicího registru 10. Sériový vstup 103 řídicího registru 10 je spojen se sériovým vstupem 52 synchronizačního registru 2 ^a se sériovým vstupem 08 zapojení. Uvolňovací vstup 02 zapojení je spojen s uvolňovacím vstupem 72 vyrovnávací pamětí 2/ jθ□iž datový výstup 74 je spojen s datovým vstupem 03 zapojení a s datovým vstupem 85 pamětového bloku 2· Řádkový vstup 82 pamětového bloku 2 3^e spojen s řádkovým výstupem 96 sdruženého kombinačního obvod.. ', jehož negativní vstup 92 je spojen s negativním výstupem 55 synchronizačního registru 2· Nulovací vstup 53 synchronisačního registru 5 je spojen s výstupem 63 nulovacího kombinačního obvodu 2· Nulovací vstup 62 kombinačního obvodu 2 3^e spojen s nulovacím výstupem 94 sdruženého kombinačního obvodu 2/ jehož zvolňovací výstup ,95 je spojen se skupinovým výběrovým vstupem 33 demultiplexeru 2· Skupinový adresní vstup 31 demultiplexeru 2 3^e spojen s adresním vstupem 01 zapojení. Čtecí vstup 05 zapojení je spojen se čtecím vstupem 41 povelového kombinačního obvodu 2· Blokovací vstup 07 zapojení je spojen s datovým vstupem 121 klopného obvodu 12.The individual blocks are connected as follows. The clock input 142 of the clock generator 14 is connected to the clock input 51 of the synchronization register 2 'whose positive output 54 is connected to the positive input 91 of the combined circuit 2' ^{to the} recovery input 111 of the release combiner 11 and to the incremental input 21 of the counter 2. 2 is connected to the refresh address input 32 of the demultiplexer 3, the group output 34 is connected to the address input 81 of the memory block 2 · data output 86 of the memory block 2, ³ and connected to data input 73 of buffer 1_ whose strobovací inlet 71 is connected to strobovacím outlet 98 associated combinational circuit 2 · Ending combinational circuit output 22 2 ^e j connected to the reset input 123 of flip-flop 12 whose negative output 125 is connected to a command input 112 of release combination circuit 11. outputs 113 of the release combinational circuit 11 is connected to the reset input 101 of the control register by the clock 10, the group output 104 of which is s group bound with the entry 93 associated combinational circuit 2 · Column outlet 97 associated combinational circuit 2 ^e j connected to the input of the bar 83 of the memory block 2, a write input 84 which is connected to the output 133 of the write combinational circuit 13. The input 131 of the write locking combination circuit 22 is connected to the positive output 124 of the flip-flop 12. The clock input 122 of the flip-flop 12 is connected to the output 43 of the command combining circuit 2 'whose write input 42 is connected to the command input 132 of the write combining circuit 13 and to the write input 06 of the circuit. The synchronization input 04 of the circuit is connected to the synchronization input 61 of the reset combination circuit 2 ^{and to the} synchronization input 141 of the clock generator 14. The oscillating output 143 of the clock generator 14 is connected to the clock input 102 of the control register 10. 52 of synchronization register 2 ^and with serial input 08 connection. Releasing input 02 wiring is connected to the enable input 72 buffers 2 / jθ □ Iz data output 74 is connected to data input 03 connections and data input 85 of the memory block 2 · Line input 82 of the memory block 2, ³ and connected to the line output 96 coupled combination circuit .. ', whose negative input 92 is connected to the negative output 55 of the synchronization register 2 · reset input 53 synchronisačního register 5 is connected to output 63 of the reset combination circuit 2 · the reset input 62 of the combination circuit ³ and 2 connected to the reset output 94 coupled combination circuit 2 / whose release output 95 is connected to the group selection input 33 of the demultiplexer 2 · The group address input 31 of the demultiplexer 2 3 ^{e is} connected to the address input 01 of the circuit. The read input 05 of the circuit is connected to the read input 41 of the command combination circuit 2. The blocking input 07 of the circuit is connected to the data input 121 of the flip-flop 12.

IAND

266044 4266044 4

Synchronní činnost zapojení se řídí signálem přicházejícím na synchronizační vstup 04 zapojení. Tento signál se vede jednak na synchronizační vstup 141 taktovacího generátoru 14 a jednak na synchronizační vstup 61 nulovacího kombinačního obvodu 6_r který svým výstupem 63 odnuluje přes nulovací vstup 53 synchronisační registr _5. Na hodinový vstup 51 synchronisačního registru £ se přivádí hodinová frekvence z hodinového výstupu 142 taktovacího generátoru 14. Na pozitivním výstupu 5 4 synchronizačního registru £ se objeví signál log 1, za předpokladu, že se signál log 1 současně přivádí na sériový vstup 08 zapojení a odtud na sériový vstup 52 synchronisačního registru £ a na sériový vstup 103 řídicího registru 10. Třetí hodinový puls na hodinovém vstupu 51 synchronisačního registru £ způsobí přechod positivního výstupu 54 synchronisačního registru £ do úrovně log 1 a současně způsobí přechod negativního výstupu 55 synchronizačního registru 5. do úrovně log 0. Úroveň log 1 na postiviním výstupu 54 synchronisačního registru £ způsobí přes obnovací vstup 111 uvolňovacího kombinačního obvodu 11 a přes jeho výstup 113 odnulování řídicího registru 10 na jeho nulovacím vstupu 101. Na hodinový vstup 102 řídicího registru 10 se přivádí oscilační kmitočet z oscilačního výstupu 143 taktovacího generátoru 14. Na skupinovém výstupu 104 řídicího registru 10 se začnou objevovat časové signály, které se přivádějí na skupinový taktovací vstup 9 3 sdruženého kombinačního obvodu 2» ^na všech jeho výstupech 94 až 99 se postupně generují řídicí signály pro paměťový blok £. Signál z řádkového výstupu 96 sdruženého kombinačního obvodu ,9 se přivádí na řádkový vstup 8 2 paměťového bloku £. Signál z nulovacího výstupu 94 sdruženého kombinačního obvodu 2 ^se přivádí na nulovací vstup 62 nulovacího kombinačního obvodu £ a přes jeho výstup 63 vynuluje synchronisační registr _5. Tím se ukončí obnovovací cyklus. Během uvolňovacího cyklu je zablokován uvolňovací výstup 95, sloupcový výstup 97 a startovací výstup 9 8 a ukoncovací výstup 99 sdruženého kombinačního obvodu 9. Zablokování zajišťují logické úrovně na pozitivním vstupu 91 sdruženého kombinačního obvodu _9 a na jeho negativním vstupu 92. Při ukončení obnovovacího cyklu se změní úroveň na pozitivním výstupu 54 synchronisačního registru £ z log. 1 a log. 0. Tím se jednak zvýší obsah čítače 2 o jedničku. Současně se přes obnovovací vstup 111 uvolňovacího kombinačního obvodu 11 vynuluje registr 10. Během tohoto obnovovacího cyklu se přivádí adresa ze skupinového výstupu 22 čítače 2 ^na obnovovací adresní vstup 32 demultiplexeru 2* Tato adresa se dále uvolňuje na skupinový výstup 34 demultiplexeru 3, přivádí se na adresní vstup 81 paměťového bloku 2· Čtecí cyklus se odstartuje přivedením aktivního signálu na čtecí vstup 05 zapojení a odtud na čtecí vstup 41 povelového kombinačního obvodu 2· ^z výstupu 43 povelového kombinačního obvodu £ se přivádí povel na hodinový vstup 122 klopného obvodu 12. Úroveň log 1 se přiřadí na blokovací vstup 07 zapojení a odtud na datový vstup 121 klopného obvodu 12, což způsobí, že se úroveň log 1 objeví i na negativním výstupu 125 klopného obvodu 22· Úroveň log 1, která se přivádí na povelový vstup 112 uvolňovacího kombinačního obvodu 11 způsobí odnulování řídicího registru 10. Současně sdružený kombinační obvod 2 začne generovat řídicí povely pro demultiplexer 2 ^a paměťový blok £ a to následovně. Signál na uvolňovacím výstupu 9 5 sdruženého kombinačního obvodu £, který se přivádí na skupinový výběrový vstup 33 demultiplexeru 2 uvolňuje adresu, která se přivádí z adresního vstupu '01 zapojení a odtud dále na skupinový adresní vstup 31 demultiplexeru 2· Tato adresa se uvolní na skupinový adresní výstup 34 demultiplexeru 2· Další povel se objeví na řádkovém výstupu 96 sdruženého kombinačního obvodu £ a poté na jeho sloupcovém výstupu 97 přechází na sloupcový vstup 83 paměťového bloku £. Předposlední generovaný povel ze strobovacího výstupu 98 sdruženého kombinovaného obvodu 2/ přechází na strobovací vstup 71 vyrovnávací paměti £. Tento povel přepíše data, která se přivádějí z datového výstupu 86 paměťového bloku £ na datový vstup 73 vyrovnávací paměti £ do vyrovnávací paměti £. Data jsou potom přístupna na datovém výstupu 74 vyrovnávací paměti £ a tím i na datovém vstupu 03 zapojení za předpokladu, že se přivede aktivní signál na uvolňovací vstup 02 zapojení a odtud i na uvolňovací vstup 72 vyrovnávací paměti £. Poslední povel, který vychází z ukončovacího výstupu 99 sdruženého kombinačního obvodu 9 vynuluje klopný obvod 12 přes nulovací vstup 123. Tím se ukončí čtecí cyklus. Zápisový cyklus je obdobný čtecímu cyklu s tím rozdílem, že začátek zápisového cyklu se odvozuje od povelu přivedeného na zápisový vstup zapojení 06 a odtud na zápisový vstup 42 povelového kombinačního obvodu £. Současně se tento povel přivádí na povelový vstup 132 zápisového kombinačního obvodu £3· Po naklopení klopného obvodu 12, když se na jeho positivním výstupu 124 objeví úroveň log. 1, která se přivádí na blokovací vstup 131 zápisového kombinačního obvodu 23, vygeneruje zápisový kombinační obvod 13 zápisový plus na svém výstupu 133. Zápisový puls se přivádí na zápisový vstup 84 paměťového bloku 2· ^při tomto zápisovém cyklu se zapisují do paměťového bloku 2 data, která se přivádějí na jeho datový vstup 85 z datového vstupu 03 zapojení.The synchronous operation of the circuit is controlled by the signal coming to the synchronization input 04 of the circuit. This signal is fed on the one hand to the synchronizing input 141 of the clock generator 14 and on the other hand to the synchronizing input 61 of the zeroing combination circuit 6 _r, which with its output 63 resets the synchronizing register 5 via the zeroing input 53. The clock frequency 51 from the clock output 142 of the clock generator 14 is applied to the clock input 51 of the synchronization register £. to the serial input 52 of the synchronization register £ and to the serial input 103 of the control register 10. A third clock pulse at the clock input 51 of the synchronization register £ causes the positive output 54 of the synchronization register £ to go to log 1 and simultaneously causes the negative output 55 of the synchronization register 5 to go to log 1 level. The log 1 level at the forward output 54 of the synchronization register 6 causes the control register 10 to be reset at its reset input 101 via the recovery input 111 of the release combiner circuit 11 and via its output 113. An oscillating frequency z is applied to the clock input 102 of the control register 10. oscillating output 143 of the clock generator 14. On the group At the output 104 of the control register 10, time signals begin to appear, which are fed to the group clock input 93 of the combined circuit 2, and control signals for the memory block 6 are successively generated ^{at all its outputs 94 to 99.} The signal from the line output 96 of the combined circuit 9 is fed to the line input 82 of the memory block 6. The signal from the reset output 94 of the combined circuit 2 ^is fed to the reset input 62 of the reset circuit 6 and resets the synchronization register 5 via its output 63. This completes the refresh cycle. During the release cycle, the release output 95, the column output 97 and the start output 98 and the terminating output 99 of the combined circuit 9 are blocked. changes the level on the positive output 54 of the synchronization register £ from log. 1 a log. 0. This, on the one hand, increases the content of the counter 2 by one. At the same time, the register 10 is reset via the recovery input 111 of the release combination circuit 11. During this reset cycle, the address from the group output 22 of the counter 2 is fed ^{to the} recovery address input 32 of the demultiplexer 2. 81 address input of the memory block 2 · reading the cycle starts by applying an active signal on the input of the read wiring 05 and from there to a reading input 41 command combinational circuit 2 · 43 ^{from the} output ^of the command £ combinational circuit is supplied command to the clock input 122 of flip-flop circuit 12. the level of log 1 is assigned to the blocking input 07 of the circuit and from there to the data input 121 of the flip-flop 12, which causes the log 1 level to also appear on the negative output 125 of the flip-flop 22. 11 causes the control register 10 to be reset. At the same time, the combined combinational circuit 2 starts to generate control commands for the demultiplex. er 2 ^and memory block £ as follows. The signal at the release output 95 of the combined combining circuit 6, which is fed to the group selection input 33 of the demultiplexer 2, releases an address which is fed from the address input '01 of the circuit and thence further to the group address input 31 of the demultiplexer 2. the address output 34 of the demultiplexer 2. The penultimate command generated from the strobe output 98 of the IC 2 passes to the strobe input 71 of the buffer 6. This command overwrites the data that is fed from the data output 86 of the memory block £ to the data input 73 of the buffer £ into the buffer £. The data is then accessible at the data output 74 of the buffer £ and thus at the data input 03 of the circuit, provided that an active signal is applied to the release input 02 of the circuit and hence to the release input 72 of the buffer £. The last command, which emerges from the termination output 99 of the combined combining circuit 9, resets the flip-flop 12 via the reset input 123. This ends the reading cycle. The write cycle is similar to the read cycle except that the start of the write cycle is derived from the command applied to the write input of circuit 06 and thence to the write input 42 of the command combiner circuit E. At the same time, this command is applied to the command input 132 of the write combining circuit £ 3. After tilting the flip-flop circuit 12, when a log level appears at its positive output 124. 1, which is fed to the input 131 of the write locking combination circuit 23 generates a write combinational circuit enrollment plus 13 at its output 133. The write pulse is applied to a write input of the memory block 84 2 · ^P s that the write cycle are written into the data memory block 2 which are fed to its data input 85 from the data input 03 of the circuit.

Vynálezu se využije u mikropočítačových systémů ve výpočetní a řídicí technice.The invention is used in microcomputer systems in computer and control technology.

Claims

OBJECT OF THE INVENTION

Circuit for synchronous writing, reading and recovery of dynamic memory data, characterized in that the clock input (142) of the clock generator (14) is connected to the clock input (51) of the synchronization register (5), the positive output (54) of which is connected to a positive input (91) of the combined combination circuit (9), with a reset input (111) of the release combination circuit (11) and an incremental input (21) of the counter (2), the group output (22) of which is connected to the reset address input (32). demultiplexer (3), the group output (34) of which is connected to the address input (81) of the memory block (8), the data output (86) of which is connected to the data input (73) of the buffer (7), the strobe input (71) ) is connected to the strobe output (98) of the combined combination circuit (9), the termination output (99) of which is connected to the reset input (123) of the flip-flop (12), the negative output (125) of which is connected to the command input (112). ) of a release combination circuit (11), the output (113) of which is connected with a zero input (10) of the control register (10), the group output (104) of which is connected to the group clock input (93) of the combined combinational circuit (9), the column output (97) of which is connected to the column input (83) of the memory block (8), the write input (84) of which is connected to the output (133) of the write combination circuit (13), the blocking input (131) of which is connected to the positive output (124) of the flip-flop (12), the clock input (122) of which is connected to the output (43) of the command combination circuit (4), the write input (42) of which is connected to the command input (132) of the write combination circuit (13) and to the write input (06) of the circuit whose synchronization input (04) is connected to the synchronization input (61) of the zero combination circuit (6) and to the synchronization input (141) of the clock generator (14), the oscillating output (143) of which is connected to the clock input (102) of the control register (10), the serial input ( 103) is connected to the serial input (52) of the synchronization register u (5) and with a serial input (08) of the circuit, the release input (02) of which is connected to the release input (72) of a buffer (7), the data output (74) of which is connected to the data input (03) of the circuit and the data an input (85) of the memory block (8), the line input (82) of which is connected to the line output (96) of the combined circuit (9), the negative input (92) of which is connected to the negative output (55) of the synchronization register (5) whose zero input (53) is connected to the output (63) of the zero combination circuit (6), the zero input (62) of which is connected to the zero output (94) is combined in a combination circuit (9) whose release output (95) is connected to the group selection input (33) of the demultiplexer (3), the group address input (31) of which is connected to the address input (01) of the circuit, the read input (05) of which is connected to the read input (41) of the command combination circuit (4) , wherein the blocking input (07) of the circuit is connected to the data input (121) of the flip-flop (12).