CS266132B1 - Zapojenie pre riadenie paralelných interfejsov - Google Patents
Zapojenie pre riadenie paralelných interfejsov Download PDFInfo
- Publication number
- CS266132B1 CS266132B1 CS877400A CS740087A CS266132B1 CS 266132 B1 CS266132 B1 CS 266132B1 CS 877400 A CS877400 A CS 877400A CS 740087 A CS740087 A CS 740087A CS 266132 B1 CS266132 B1 CS 266132B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- gate
- output
- terminal
- power
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Description
Vynález sa týká zapojenia pre riadenie paralelných interfejsov zabezpečujúceho riadenie příjmu dát na rozhraniach IRPR NM po VT 2 980 a CENTRONICS jedným osembitovým vstupno-výstupným portom jednočipového mikropočítača.
známe zapojenia interfejsných obvodov mikropočítačem riadených prístrojov zabezpečujú příjem dát spravidla na jednom paralelnom rozhraní. Přístroje komunikujúce na roznych paralelných rozhraniach sú vybavené přídavným technickým zariadením, ktoré transformuje riadiace signály neštandardného rozhrania na riadiace signály zabudovaného interfejsu. Například přístroj má zabudovaný interfejs pre příjem dát na rozhraní IRPR musí byí k němu připojené zariadenie pre příjem dát na rozhraní CENTRONICS, ktoré tieto riadiace signály prevádza do rozhrania IRPR a naopak.
Nevýhodou tohoto zapojenia je zvýšená cena zariadenia a zhoršené uživatelské vlastnosti.
Uvedené nedostatky odstraňuje zapojenie pre riadenie paralelných interfejsov jeho podstata spočívá v tom, že výstup portu mikropočítača je připojený na jeden vstup súčinového výkonového hradla, výstup portu mikropočítača je připojený na jeden vstup súčinového výkonového hradla, druhé vstupy súčinových výkonových hradiel sú připojené na neinvertovaný výstup D-klopného obvodu, invertovaný výstup súčinového výkonového hradla je připojený na svorku a zároveň na vstup hradla, invertovaný výstup výkonového súčinového hradla je připojený na svorku a na vstup výkonového hradla, ktorého invertujúci výstup je připojený na setovací vstup D-klopného obvodu a spojený so svorkou, vstup D-klopného obvodu je spojený so zemou, výstup mikropočítača je připojený na vstup hradla, invertovaný výstup hradla je připojený na vstup výkonového hradla a invertovaný výstup výkonového hradla je připojený na setovací vstup D-klopného obvodu a zároveň na resetovací vstup D-klopného obvodu, ktorého neinvertovaný výstup je připojený na vstup výkonového hradla a invertovaný výstup výkonového hradla je spojený so svorkou, invertovaný výstup D-klopného obvodu je připojený na vstup monostabilného klopného obvodu a zároveň aj na vstup mikropočítače, neinvertujúci výstup monostabilného klopného obvodu je připojený na vstup výkonového hradla, invertovaný výstup výkonového hradla je připojený na svorku a na vstup hradla, svorka je připojená na jeden vstup výkonového hradla, druhý vstup je spojený so svorkou, invertovaný výstup súčinového hradla je připojený na vstupy výkonových hradiel a invertované výstupy výkonových hradiel sú připojené na resetovací vstup mikropočítača a zároveň na vstup hradla, invertující výstup hradla je připojený na vstup výkonového hradla, invertujúci výstup výkonového hradla je připojený na resetovací vstup monostabilného klopného obvodu a svorka je připojená na hodinový vstup D-klopného obvodu a datový vstup D-klopného obvodu je spojený so zemou.
Na priloženom výkrese je schéma zapojenia pre riadenie paralelných interfejsov.
Výstup P10 portu P1 mikropočítača 4 je připojený na jeden vstup súčinového výkonového hradla Π), výstup Pil portu PÍ mikropočítača 2 je připojený na jeden vstup súčinového výkonového hradla 11, druhé vstupy výkonových súčinových hradiel 10, 11 sú připojené na neinvertovaný výstup D-klopného obvodu 26, invertovaný výstup výkonového súčinového hradla 10 je připojený na svorku 28 a zároveň na vstup hradla 17, invertovaný výstup výkonového súčinového hradla 11 je připojený na svorku 29 a na vstup výkonového hradla 18, ktorého invertujúci výstup je připojený na svorku 26, pričom invertovaný výstup hradla 22» íe připojený na setovací vstup D-klopného obvodu 22' cez derivačný RC člen 32, 21» invertovaný výstup výkonového hradla 18 je připojený na svorku 26, svorka 30 je připojená na hodinový vstup D-klopného obvodu 19 a spojená so svorkou 23, vstup D-klopného obvodu 19 je spojený so zemou, výstup P17 portu PÍ mikropočítača 2 3e připojený na vstup hradla 21» invertovaný výstup hradla 14 je připojený na vstup výkonového hradla 15 a invertovaný výstup výkonového hradla 22 je připojený na setovací vstup D-klopného obvodu 16 a zároveň na resetovací vstup D-klopného obvodu 22» ktorého neinvertovaný výstup je připojený na vstup výkonového hradla 20 a invertovaný výstup výkonového hradla 20 je spojený so svorkou 21» invertovaný výstup D-klopného obvodu 19 je připojený na vstup monostabilného obvodu 22 a zároveň aj na vstup TEST 1 mikropočítača 2» neinvertujúci výstup monostabilného klopného obvodu 22 je připojený na vstup výkonového hradla 21, invertovaný výstup výkonového hradla 21 je připojený na svorku
CS 266 132 Bl
25, svorka 31 je připojená na svorku £ a na vstup hradla £3, invertovaný výstup hradla £3 je připojený na vstup P16 portu PÍ mikropočítača £, výstup P13 portu PÍ mikropočítača £ je připojený na vstup výkonového hradla 12, invertujúci výstup výkonového hradla 12 je připojený na svorku 27, svorka 32 je připojená na jeden vstup súčinového hradla £, druhý vstup je spojený so svorkou £, invertovaný výstup súčinového hradla 5 je připojený na vstup výkonových hradiel £, £ a invertované výstupy výkonových hradiel £, £ sú připojené na resetovací vstup mikropočítača £ a zároveň na vstup hradla £, invertujúci výstup hradla £ je připojený na vstup výkonového hradla £, invertujúci výstup výkonového hradla £ je připojený na resetovací vstup monostabilného klopného obvodu 22, svorka £ je připojená na hodinový vstup D-klopného obvodu 16 a datový vstup D-klopného obvodu 16 je spojený so žernou.
Na rozhraní IRPR zapojenie umožňuje generovat signály připravenosti pre příjem dát na svorkách £8 a 29, snímá signál platnosti dát na svorke 31, umožňuje kumulativně chybové hlásenie na svorke 27 a sprostredkuje externě resetovanie zariadenia signálom na svorke 32.
Na rozhraní CENTRONICS zapojenie umožňuje generovat signály připravenosti pre příjem •dát na svorkách 26 a 24, signál potvrdenia příjmu a spracovania dát na svorke 25, signál přítomnosti na svorke 27 a snímat signál strobujúci platné dáta na svorke 30 a sprostredkuje externě resetovanie zariadenia signálom na svorke ££.
Zapojenie pre riadenie paralelných interfejsov je možné použit v meracích prístrojoch a periférnych zariadeniach výpočtovej techniky, ktoré prijímajú dáta na paralelnom rozhraní IRPR alebo CENTRONICS.
Claims (1)
- Zapojenie pre riadenie paralelných interfejsov vyznačené tým, že výstup (P10) portu (Pl) mikropočítača (4) je připojený na jeden vstup súčinového výkonového hradla (10), výstup (Pil) portu (Pl) mikropočítača (4) je připojený na jeden vstup súčinového výkonového hradla (11), druhé vstupy výkonových súčinových hradiel (10, 11) sú připojené na neinvertovaný výstup D-klopného obvodu (16), invertovaný výstup výkonového súčinového hradla (10) je připojený na svorku (28) a zároveň na vstup hradla (17), invertovaný výstup výkonového súčinového hradla (11) je připojený na svorku (29) a na. vstup výkonového hradla (18), ktorého invertujúci výstup je připojený na ' svorku (26) , pričom invertovaný výstup hradla (17) je připojený na setovací vstup D-klopného obvodu (19) cez derivačný RC člen (33, 34) , invertovaný výstup výkonového hradla (18) je připojený na svorku (26) , svorka (30) je připojená na hodinový vstup D-klopného obvodu (19) a spojená so svorkou (23) , vstup D-klopného obvodu (19) je spojený so žernou, výstup (P17) portu (Pl) mikropočítača (4) je připojený na vstup hradla (14), invertovaný výstup hradla (14) je připojený na vstup výkonového hradla (15) a invertovaný výstup výkonového hradla (15) je připojený na setovací vstup D-klopného obvodu (16) a zároveň na resetovací vstup D-klopného obvodu (19), ktorého neinvertovaný výstup je připojený na vstup výkonového hradla (20) a invertovaný výstup výkonového hradla (20) a invertovaný výstup výkonového hradla (20) je spojený so svorkou (24) , invertovaný výstup D-klopného obvodu (19) je připojený na vstup monostabilného klopného obvodu (22) a zároveň aj na vsup (TEST 1) mikropočítača (4), neinvertujúci výstup nonostabilného klopného obvodu (22) je připojený na vstup výkonového hradla (21) , invertovaný výstup výkonového hradla (21) je připojený na svorku (25) , svorka (31) je připojená na svorku (1) a na vstup hradla (13), invertovaný výstup hradla (13) je připojený na vstup P16) portu (pl) mikropočítača (4), výstup P13) portu (Pl) mikropočítača (4) je připojený na vstup výkonového hradla (12) , invertujúci výstup výkonového hradla (12) je připojený na svorku (27) , svorka (32) je připojená na jeden vstup súčinového hradla (5), druhý vstup je spojený so svorkou (3), invertovaný výstup súčinového hradla (5) je připojený na vstupy výkonových hradiel (6, 7) a invertované výstupy výkonových hradiel (6, 7) sú připojené na resetovací vstup mikropočítača (4) a zároveň na vstup hradla (8), invertujúci výstup hradla (8) je připojený na vstup výkonového hradla (9) invertujúci výstup výkonového hradla (9) je připojený na resetovací vstup monostabilného klopného obvodu
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS877400A CS266132B1 (sk) | 1987-10-14 | 1987-10-14 | Zapojenie pre riadenie paralelných interfejsov |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS877400A CS266132B1 (sk) | 1987-10-14 | 1987-10-14 | Zapojenie pre riadenie paralelných interfejsov |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS740087A1 CS740087A1 (en) | 1989-03-14 |
| CS266132B1 true CS266132B1 (sk) | 1989-11-14 |
Family
ID=5423077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS877400A CS266132B1 (sk) | 1987-10-14 | 1987-10-14 | Zapojenie pre riadenie paralelných interfejsov |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS266132B1 (cs) |
-
1987
- 1987-10-14 CS CS877400A patent/CS266132B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS740087A1 (en) | 1989-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2109682C (en) | Multiple bus interface | |
| US7309021B2 (en) | Dual mode controller for ISO7816 and USB enabled smart cards | |
| US20060149870A1 (en) | Parallel to USB bridge controller | |
| GB1515163A (en) | Computer interface system with fault detection | |
| US4949246A (en) | Adapter for transmission of data words of different lengths | |
| CS266132B1 (sk) | Zapojenie pre riadenie paralelných interfejsov | |
| US6289402B1 (en) | Bidirectional data transfer protocol primarily controlled by a peripheral device | |
| TWI259381B (en) | Integrated device of simulation circuit and processor | |
| JPS5875239A (ja) | 端末装置接続方式 | |
| JPS5995662A (ja) | メモリアクセス選択回路 | |
| US6405260B2 (en) | Data transmission method and apparatus for interfacing between main system and microcomputer | |
| JPS60178561A (ja) | 標準デイジタル・インタ−フエイス装置 | |
| US5823871A (en) | Interface control device for use with TV game equipment | |
| Xiaoru et al. | Design and implementation of the universal rs232-gpib interface | |
| CN1035898A (zh) | 一种实现串行口波特率自动检测和设置的方法及装置 | |
| CN111367729A (zh) | 一种结合CPLD与UART的debug方法、系统及设备 | |
| KR0135870B1 (ko) | 입출력 인터페이스 제어장치 | |
| KR900003621Y1 (ko) | 상이한 프로세서간의 데이터 교환장치 | |
| CN223637948U (zh) | Riser扩展卡、服务器主板及服务器 | |
| JPS61107844A (ja) | デ−タの送受信方式 | |
| KR0154618B1 (ko) | 브이엠이 버스의 양포트 램 정합회로 | |
| JPH0219931A (ja) | マイクロプロセッサのテストモード制御方式 | |
| CN207965876U (zh) | 一种应用于服务器主板的扩展架构 | |
| KR930008679B1 (ko) | 마이크로 채널 버스 아키덱쳐를 갖는 컴퓨터 시스템의 마이크로 채널 버스 에러 추적회로 | |
| TW487803B (en) | Function inspection method for audio circuit |