CS266424B1

CS266424B1 - Defined pulse generator.

Info

Publication number: CS266424B1
Application number: CS881006A
Authority: CS
Inventors: Jaromir Ing Hustak
Original assignee: Jaromir Ing Hustak
Priority date: 1988-02-18
Filing date: 1988-02-18
Publication date: 1990-01-12
Also published as: CS100688A1

Abstract

pod.statou generátoru je, že vstupní svorka je spojena jednak přímo a jednak přes první zpoždovací linku s prvním logickým členem. Jeho výstup tvoří uzel s první výstupní svorkou a se vstupem druhého a třetího logického členu. Výstup prvního logického členu je spojen gres druhou zpoždovací linku, součtový clen, třetí zpoždovací linku s druhým vstupem třetího logického členu. Jeho výstup je spojen jednak přes dělič kmitočtu s druhou výstupní svorkou a jednak s prvním vstupem klopného obvodu, jehož výstup je spojen se třetí výstupní svorkou, která je spojena přes monostabilní klopný obvod a čítačem spojeným jednak přes digitální komparátor s druhým vstupem klopného obvodu a jednak druhým vstupem do uzlu s druhou výstupní svorkou.The essence of the generator is that the input terminal is connected both directly and through the first delay line to the first logic element. Its output forms a node with the first output terminal and with the input of the second and third logic elements. The output of the first logic element is connected through the second delay line, the summing element, the third delay line to the second input of the third logic element. Its output is connected through a frequency divider to the second output terminal and through the first input of the flip-flop, the output of which is connected to the third output terminal, which is connected through a monostable flip-flop and a counter connected through a digital comparator to the second input of the flip-flop and through the second input to the node with the second output terminal.

Description

Vynález se týká generátoru definovaných pulsů určených zejména pro napájení zatmívacích systémů elektronově-optických zařízení.The invention relates to a generator of defined pulses intended in particular for powering dimming systems of electron-optical devices.

Zatmívací systémy elektronově-optických zařízení je nutno napájet elektrickými impulsy v přesně stanoveném časovém okamžiku, přičemž v některých případech se délka impulsu vyžaduje několik ns a často se vyskytuje požadavek tuto délku impulsu měnit v určitém rozmezí na definovanou velikost. Existuje několik špičkových firem, které vyrábějí generátory, jejichž vlastnosti by pro daný účel vyhověly. Jedná se však vesměs o univerzální generátory, jejichž využití pro tyto účely by vzhledem k pořizovací ceně takového přístroje bylo zcela nedostatečné a mnohdy i rozměrové a váhové dimenze takového generátoru by znesnadňovaly jejich začlenění do soustavy elektronově-optického zařízení.The dimming systems of electron-optical devices must be powered by electrical pulses at a precisely defined time, and in some cases the pulse length is required to be several ns and there is often a requirement to change this pulse length within a certain range to a defined size. There are several top companies that produce generators whose properties would be suitable for the given purpose. However, these are mostly universal generators, the use of which for these purposes would be completely insufficient due to the purchase price of such a device and often the dimensional and weight dimensions of such a generator would make it difficult to integrate them into the system of an electron-optical device.

Tyto dosavadní nevýhody odstraňuje generátor definovaných pulsů, jehož podstatou je, že vstupní svorka je spojena jednak přímo a jednak přes první zpožďovací linku s prvním logickým členem, jehož výstup je spojen s první výstupní svorkou a s prvním vstupem druhého a třetího logického členu, přičemž výstup druhého logického členu je spojen přes druhou zpožďovací linku s druhým vstupem třetího logického členu. Druhý vstup druhého logického členu je spojen přes obnovitel pulsů, jehož vstup je spojený se součtovým členem a se čtvrtou zpožďovací linkou, jejíž vstup je spojen s výstupem druhé zpožďovací linky a který je ještě spojen s prvním vstupem součtového členu, přičemž s třetím vstupem součtového členu je ještě spojena svorka ovládacího signálu. Výstup třetího logického členu je spojen přes dělič kmitočtu s druhou výstupní svorkou a s prvním vstupem klopného obvodu, jehož výstup je spojen se třetí výstupní svorkou a přes monostabilní klopný obvod s prvním vstupem čítače výstupem spojeného přes digitální komparátor s druhým vstupem klopného obvodu, přičemž výstup děliče kmitočtu jeThese previous disadvantages are eliminated by a generator of defined pulses, the essence of which is that the input terminal is connected both directly and via the first delay line to the first logic element, the output of which is connected to the first output terminal and to the first input of the second and third logic elements, while the output of the second logic element is connected via the second delay line to the second input of the third logic element. The second input of the second logic element is connected via a pulse restorer, the input of which is connected to the summation element and to a fourth delay line, the input of which is connected to the output of the second delay line and which is also connected to the first input of the summation element, while the control signal terminal is also connected to the third input of the summation element. The output of the third logic element is connected via a frequency divider to the second output terminal and to the first input of the flip-flop, the output of which is connected to the third output terminal and via a monostable flip-flop to the first input of a counter, the output of which is connected via a digital comparator to the second input of the flip-flop, the output of the frequency divider being

- 2 266 424 spojen s druhou výstupní svorkou a s druhým vstupem čítače.- 2 266 424 connected to the second output terminal and to the second input of the counter.

Hlavní předností zapojení je, že vytváří pulsy v okamžik stanovený vstupním spouštěcím pulsem, jehož délka je předem přesně nastavitelná, přičemž obvodové zapojení generátoru obsahuje minimální počet součástek a proto je jeho praktická realizace konstrukčně jednoduchá a ekonomicky nenáročná.The main advantage of the circuit is that it generates pulses at the moment determined by the input trigger pulse, the length of which is precisely adjustable in advance, while the circuit of the generator contains a minimum number of components and therefore its practical implementation is structurally simple and economically undemanding.

Vynález blíže objasní přiložený výkres, na kterém je blokové schéma zapojení generátoru.The invention will be further explained by the attached drawing, which shows a block diagram of the generator.

Vstupní svorka 1 generátoru, na kterou se přivádí spouštěcí impuls, je spojena s prvním logickým členem 7 typu NAND přímo a dále přes první zpožďovací linku 6, která může být v praxi tvořena například lichým počtem inventorů. výstup prvního logického členu 7‘j e současně spojen do uzlu s první výstupní svorkou 2 a s prvními vstupy druhého a třetího logického členu 8 a 12, které jsou rovněž typu NAND. S výstupem druhého logického členu 8 je spojena druhá zpožďovací linka 9 tvořená sudým počtem inventorů. Výstup druhé zpožSovací linky 9 je spojen s prvním vstupem součtového členu 10 a se vstupem čtvrté zpožSovací linky 13, jejíž výstup je spojen se vstupem obnovitele 14 pulsů. Výstup obnovitele 14 pulsů je spojen s druhým vstupem druhého logického členu 8 a druhý vstup součtového členu 10 je spojen se svorkou 5 ovládacího signálu. Výstup součtového členu 10 je přes třetí zpožSovací linku 11 spojen s druhým vstupem třetího logického členu 12, jehož výstup je zároveň spojen se vstupem děliče 15 kmitočtu a s prvním vstupem¹klopného obvodu 16 typu D. Výstup děliče 15 kmitočtu je spojen do uzlu s druhou výstupní svorkou 3 a ještě se vstupem čítače 17 impulsů, jehož výstup je spojen s digitálním komparátorem 18, jehož výstup je spojen s druhým vstupem klopného obvodu 16 a do uzlu se čtvrtou výstupní svorkou 4 a se vstupem monostabilního klopného obvodu 19, jehož výstup je spojen se vstupem čítače 17.The input terminal 1 of the generator, to which the trigger pulse is applied, is connected to the first logic element 7 of the NAND type directly and further via the first delay line 6, which in practice can be formed, for example, by an odd number of inventors. The output of the first logic element 7' is simultaneously connected to the node with the first output terminal 2 and with the first inputs of the second and third logic elements 8 and 12, which are also of the NAND type. The output of the second logic element 8 is connected to the second delay line 9 formed by an even number of inventors. The output of the second delay line 9 is connected to the first input of the summing element 10 and to the input of the fourth delay line 13, the output of which is connected to the input of the pulse restorer 14. The output of the pulse restorer 14 is connected to the second input of the second logic element 8 and the second input of the summing element 10 is connected to the control signal terminal 5. The output of the summing element 10 is connected via the third delay line 11 to the second input of the third logic element 12, the output of which is also connected to the input of the frequency divider 15 and to the first input ¹ of the D-type flip-flop 16. The output of the frequency divider 15 is connected to a node with the second output terminal 3 and also to the input of the pulse counter 17, the output of which is connected to the digital comparator 18, the output of which is connected to the second input of the flip-flop 16, and to a node with the fourth output terminal 4 and to the input of the monostable flip-flop 19, the output of which is connected to the input of the counter 17.

□e-li v zapojení použito pro první a druhý logický člen 7 a 3 Schottkyho logických Členů NAND a u zpožďovacích linek 6 a 9 in'entorů s průchodem signálů cca 3,3 ns, pak po připojení na vstupI í svorku signálu úrovně jsou na vstupech prvního logického členu 7_ úrovně L a H a na jeho výstupu úroveň “H. Přivedeme-li na vstupní svorku 1. úroveň H, bude tato úroveň zároveň na prvním vstupu prvního logického členu 7 a na jeho druhém vstupu zůstane□if the circuit uses Schottky logic NAND elements for the first and second logic elements 7 and 3 and delay lines 6 and 9 are inductors with a signal time of approximately 3.3 ns, then after connecting the signal level to the input terminal, the inputs of the first logic element 7 are levels L and H and its output is level “H. If we apply level H to the input terminal 1, this level will be at the same time at the first input of the first logic element 7 and will remain at its second input

266 424 rovněž logická úroveň H ještě = 3.3,3 ns, než se sem vstupní impuls přenese jako úroveň *L' o délce přibližně 10 ns. lento impuls zároveň přichází na první vstupy druhého a třetího logického členu 8 a 12. Výstupní impuls třetího logického členu 12 se přivede na dělič 15 kmitočtu, nastavený do výchozí polohy, který se jím nastaví do opačného stavu. Impuls, který se objeví na výstupu druhého logického členu 8 projde druhou zpožďovací linkou 9 se zpožděním ^2* Logickou úrovní je umožněno ovládat funkci součtového členu 10. 3e-li jeho funkce taková, že signál může procházet jen ve směru od výstupu druhé zpožďovací linky 9 na vstup třetí zpožďovací linky 11, pak průchod signálu je T” ₁ . Vhodným počtem inventorů ve druhé a třetí zpoždovací lince 9, 11, po případě zařazením R z integračních článků, lze dosáhnoút toho, že platí:266 424 also the logic level H still = 3.3.3 ns before the input pulse is transferred here as a level *L' with a length of approximately 10 ns. The lento pulse simultaneously arrives at the first inputs of the second and third logic elements 8 and 12. The output pulse of the third logic element 12 is fed to the frequency divider 15, set to the initial position, which is set to the opposite state by it. The pulse that appears at the output of the second logic element 8 passes through the second delay line 9 with a delay of ^2* The logic level allows controlling the function of the summation element 10. If its function is such that the signal can only pass in the direction from the output of the second delay line 9 to the input of the third delay line 11, then the signal passage is T” ₁ . By a suitable number of inventors in the second and third delay lines 9, 11, if necessary by including R from the integration elements, it can be achieved that:

^{+ + 20 ns}X b X O ^{+ + 20 ns} X b XO

Pak impuls, který se objeví na druhém vstupu třetího logického členu 12 má proti přivedenému impulsu zpoždění 20 ns a po přenosu třetím logickým členem 12 překlopí dělič 15 kmitočtu zpět do původního stavu, čímž vznikne na jeho výstupu a na druhé výstupní svorce 3 impuls o délce 20 ns,Then the pulse that appears at the second input of the third logic element 12 has a delay of 20 ns compared to the applied pulse and after transmission by the third logic element 12, the frequency divider 15 switches back to its original state, which creates a pulse with a length of 20 ns at its output and at the second output terminal 3,

V případě opačného nastavení součtového členu 10 úrovně signálu na svorce 5 ovládacího signálu, je signál průchozí pouze ve směru obnovitele 14 pulsů na vstup třetí zpožďovací linky 11 a doba průchodu signálu součtovým členem 10 je T _ a doba průchodu obnovitelem pulsů je 'ΐΓθ. Pak platí, že:In the case of the opposite setting of the summing element 10 of the signal level at the control signal terminal 5, the signal is passed only in the direction of the pulse restorer 14 to the input of the third delay line 11 and the signal transit time through the summing element 10 is T _ and the transit time through the pulse restorer is 'ΐΓθ. Then it is true that:

T₂ ⁺^4 ^{+ r}s2 ^+τ3 ^{= 30 nS} T ₂ ⁺ ^4 ^{+ r} s2 ^+τ 3 ^{= 30 nS}

Pokud obnovitel 14 pulsů bude mimo provoz, objeví se vzhledem k prvnímu impulsu na první výstupní svorce 2 a na druhém vstupu třetího logického členu 12 impuls se zpožděním 50 ns a analogicky jako v předešlém případě je na výstupu děliče 15 kmitočtu a na druhé výstupní svorce generován impuls o délce 50 ns, Chceme-li pro generování dalších pulsů využít vícenásobného opakování prů chodu impulsu druhou, třetí a čtvrtou zpožďovací linkou 9, 11, 13, je nutno vždy znovu obnovit původní amplitudu signálu, která se průchodem zpožďovacími linkami 9, 11, 13 zmenšuje. K tomu slouží obnovitel 14 pulsů, což je v podstatě rychlý klopný obvod.If the pulse restorer 14 is out of operation, a pulse with a delay of 50 ns will appear with respect to the first pulse at the first output terminal 2 and at the second input of the third logic element 12, and analogously to the previous case, a pulse with a length of 50 ns is generated at the output of the frequency divider 15 and at the second output terminal. If we want to use multiple repetitions of the pulse passage through the second, third and fourth delay lines 9, 11, 13 to generate further pulses, it is necessary to always restore the original signal amplitude, which decreases as it passes through the delay lines 9, 11, 13. The pulse restorer 14 is used for this, which is essentially a fast flip-flop.

Pro správnou funkci musí platit:For proper function, the following must apply:

^T0 = ^T _S2 ^{+ T}3 ^T 0 = ^T _S 2 ^{+ T} 3

Podle toho bude tedy perioda impulsů na výstupu třetího logického členu 12 také 50 ne. Na výstupu děliČky 15 kmitočtu pak získáme pulsy s periodou 100 ns, jejichž počet čítá čítač 17 kmitočtu. Před uvedením do chodu je nutno zajistit, aby klopný obvod 16 a čítač 17 kmitočtu byly ve výchozím stavu. Pokud je digitální komparátor 18 nastaven na hodnotu odlišnou od obsahu výchozího nastavení čítače 17, je na jeho výstupu logická úroveň H, která se s prvním impulsem, který se objeví na výstupu třetího logického členu 12 přenese na vstup klopného obvodu 16 a tím i na třetí výstupní svorku 4. Jakmile dojde ke shodě obsahu čítače 17 kmitočtu a nastavení digitálního komparátoru 18, objeví se na vstupu klopného obvodu 16 logická úroveň L, která se následujícím impulsem z výstupu třetího logického členu 12 přenese na výstup klopného obvodu 16 a tím se na třetí výstupní svorce 4 generuje impuls o délce n . 100 ns, kde n je rozdíl výchozího nastavení čítače 17 a digitálního komparátoru 18. Sestupná hrana impulsu na třetí výstupní svorce 4 zároveň vybudí monostabilní klopný obvod 19, který svým výstupem zajistí nastavení čítače 17 na výchozí hodnotu tak, aby impuls vzniklý v dalším cyklu měl stejnou délku.Accordingly, the pulse period at the output of the third logic element 12 will also be 50 ns. At the output of the frequency divider 15, we then obtain pulses with a period of 100 ns, the number of which is counted by the frequency counter 17. Before starting, it is necessary to ensure that the flip-flop 16 and the frequency counter 17 are in the initial state. If the digital comparator 18 is set to a value different from the content of the default setting of the counter 17, there is a logic level H at its output, which, with the first pulse that appears at the output of the third logic element 12, is transferred to the input of the flip-flop 16 and thus to the third output terminal 4. As soon as the content of the frequency counter 17 and the setting of the digital comparator 18 match, a logic level L appears at the input of the flip-flop 16, which is transferred to the output of the flip-flop 16 with the following pulse from the output of the third logic element 12, and thus a pulse of length n is generated at the third output terminal 4. 100 ns, where n is the difference between the initial setting of the counter 17 and the digital comparator 18. The falling edge of the pulse on the third output terminal 4 also excites the monostable flip-flop 19, which, with its output, ensures the setting of the counter 17 to the initial value so that the pulse generated in the next cycle has the same length.

Claims

OBJECT OF THE INVENTION 266 424 _t A defined pulse generator, characterized in that the input terminal (1) is connected both directly and via a first delay line (6) to a first logic member (7), the output of which is connected to the first output terminal (2). and with a first input of the second and third logic members (8 and 12), the output of the second logic member (8) being connected via a second delay line (9) to the second input of the third logic member (12), while the second input of the second logic member (8) is connected via a pulse restorer (14), the input of which is connected to the summing member (10) and to a fourth delay line (13), the input of which is connected to the output of the second delay line (9) and which is still connected to the first input of the summing member (10), the control signal terminal (5) also being connected to the third input of the summing element (10), the output of the third logic element (12) being connected via a frequency divider (15) to the second output terminal (3) and to the first input of the flip-flop. circuit (16), the output of which is connected to t third output terminal (4) and via a monostable flip-flop (19), with the first input of the counter (17) output connected via a digital comparator (18) to the second input of the flip-flop (14), the output of the frequency divider (15) being connected to the second output terminal (3) and the second input of the frequency counter (17).