CS273107B1 - Programmable device for electric machines' contactless control - Google Patents

Programmable device for electric machines' contactless control Download PDF

Info

Publication number
CS273107B1
CS273107B1 CS351787A CS351787A CS273107B1 CS 273107 B1 CS273107 B1 CS 273107B1 CS 351787 A CS351787 A CS 351787A CS 351787 A CS351787 A CS 351787A CS 273107 B1 CS273107 B1 CS 273107B1
Authority
CS
Czechoslovakia
Prior art keywords
input
output
gate
memory
nth
Prior art date
Application number
CS351787A
Other languages
Czech (cs)
Other versions
CS351787A1 (en
Inventor
Lumir Ficek
Jan Lipa
Frantisek Hradil
Original Assignee
Lumir Ficek
Jan Lipa
Frantisek Hradil
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lumir Ficek, Jan Lipa, Frantisek Hradil filed Critical Lumir Ficek
Priority to CS351787A priority Critical patent/CS273107B1/en
Publication of CS351787A1 publication Critical patent/CS351787A1/en
Publication of CS273107B1 publication Critical patent/CS273107B1/en

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

The programmable device for contactless control of various machines, especially of piston and screw compressors, pumps etc. It consist of the clock generator (1), column counter (2) and row counter (4), gates (3, 9 to 13), decoder (5), input memories (7, 8), output memory (17) and amplifier (18). The column counter (2) is connected with the clock generator (1), decoder (5), first and second input memory (7,8), evaluating logic circuit (20) and each odd first to n-th output gate (15.11 to 15.n1) and with the first gate (3), which is connected with the row counter (4). The row counter (4) is connected with the first and second input memory (7,8) and with the row decoder (14), which is connected with all the output gates (15.11 to 15.n2). The first and second input memory (7, 8) are connected with the evaluating logic circuit (20), which is connected with the exciter (6) of the bus. The exciter (6) of the bus is connected with the decoder (5), each even first to n-th output gate (15.12 to 15.n2), amplifiers (18) and output memory (17), which is connected via the flip-flop circuits (16.1 to 16.n) with the output gates (15.11 to 15.n2).<IMAGE>

Description

Vynález ee týká programovatelného zařízení pro bezkontaktní řízení elektrických strojů s funkcí pamětového a rozhodovacího ústrojí.The invention relates to a programmable device for contactless control of electrical machines with a memory and decision mechanism function.

Jedním ze způsobů, jak vyjádřit složité logické vazby, potřebné k automatickému ovládání elektrických strojů je využití mikroprocesorů, které ve spojení s pamětmi a dalšími obvody řídí celý proces. Nevýhodou těchto zařízení je především jejich obtížnější programování, úprava programů při oživování a při poruše obtížnější stanovení vadné ěásti.One way to express the complex logical relationships needed to automatically control electrical machines is to use microprocessors that control the entire process in conjunction with memories and other circuits. The disadvantage of these devices is mainly their more difficult programming, modification of programs during the recovery and in case of failure more difficult determination of the faulty part.

V poslední době se začínají uplatňovat programovatelná logická pole, které je možné elektricky programovat a opětně mazat, a to at již elektricky, nebo ultrafialovým světlem. Toto programovatelná logická pole jsou vlastně syntézou elektricky programovatelných pamětí EPROM a logických polí. Nevýhodou těchto elektricky programovatelných polí je poměrně značná složitost, která klade velké nároky na technologii výroby těchto polí. 'Recently, programmable logic arrays have been introduced, which can be electrically programmed and re-erased, whether electrically or by ultraviolet light. These programmable logic arrays are actually a synthesis of electrically programmable EPROMs and logic arrays. The disadvantage of these electrically programmable arrays is the relatively high complexity, which places high demands on the technology of producing these arrays. '

Uvedené nedostatky do značné míry odstraňuje programovatelné zařízení pro bezkontaktní řízení elektrických strojů, sestávající z generátoru hodin, sloupkového čítače, řádkového čítače, hradel, dekodéru, vstupních pamětí, výstupní paměti a zesilovače. Podstata vynálezu spočívá v tom, že výstup generátoru hodin je propojen se vstupem sloupkového čítače, jehož nulovací-vstup je propojen s prvním vstupem prvního hradla, s výstupem šestého hradla vyhodnocovacího logického obvodu a s prvním vstupem každého lichého prvního až n-tého výstupního hradla. První výstup sloupkového čítače je spojen s dekodérem, se sloupkovým adresovým vstupem první vstupní paměti a se sloupkovým adresovým vstupem druhé vstupní paměti. Výstup druhé vstupní paměti je spojen s vyhodnocovacím logickým obvodem a její adresový řádkový vstup je spojen se vstupem řádkového dekodéru, s adresovým řádkovým vstupem první vstupní paměti a s výstupem řádkového čítače. Vstup řádkového čítače je spojen s výstupem prvního hradla, jehož druhý vstup je spojen s druhým výstupem sloupkového čítače. Výstup první vstupní pamětí je propojen s vyhodnocovacím logickým obvodem, který je propojen s výstupem budiče sběrnice, opatřeného vstupem. První až n-tý adresní vstup budiče sběrnice je spojen s prvním až n-tým výstupem dekodéru, jehož n-tý výstup je propojen s druhým vstupem každého sudého prvního až n-tého výstupního hradla, která jsou spojena vždy s odpovídajícím prvním až n-tým lichým výstupním hradlem. První až n-té liché a sudé výstupní hradlo je spojeno s prvním až n-tým klopným obvodem, které jsou propojeny s první až n-tou vstupní adresou výstupní paměti. První až n-tý výstup výstupní paměti je napojen na první až n-tý vstup zesilovače opatřeného prvním až n-tým výstupem. N-tý vstup zesilovače je prvním až n-tým zpětnovazebním vedením spojen s n-tým vstupem budiče sběrnice. Vyhodnocovací logický obvod obsahuje druhé hradlo, které je vstupy napojeno na výstup druhé vstupní paměti, na třetí hradlo, na výstup budiče sběrnice a dále výstupem na páté hradlo, které je spojeno se šestým hradlem a se čtvrtým hradlem propojeným se třetím hradlem a s výstupem první vstupní paměti.The programmable device for contactless control of electrical machines, consisting of a clock generator, a column counter, a row counter, gates, a decoder, input memories, output memories and an amplifier, largely removes these shortcomings. The invention consists in that the output clock generator is connected to the input of the pillar-counter whose reset - input connected to the first input of the first gate, with the output of the sixth gate evaluation logic circuit and the first input of each odd first to n-th gate output. The first output of the column counter is coupled to the decoder, the column address input of the first input memory, and the column address input of the second input memory. The output of the second input memory is coupled to the evaluation logic circuit and its address line input is coupled to the input of the line decoder, the address line input of the first input memory, and the output of the line counter. The row counter input is coupled to the output of the first gate whose second input is coupled to the second output of the column counter. The output of the first input memory is coupled to an evaluation logic circuit that is coupled to the output of a bus driver provided with an input. The first to nth bus driver address input is coupled to the first to nth output of the decoder, the nth output of which is coupled to the second input of each even first to nth output gate, which are each associated with the corresponding first to n- the odd exit gate. The first to n-th odd and even output gates are coupled to the first to n-th flip-flop, which are coupled to the first to n-th output memory address. The first to nth output of the output memory is coupled to the first to nth input of an amplifier provided with the first to nth output. The n-th input of the amplifier is coupled to the n-th input of the bus driver by the first to n-th feedback lines. The evaluation logic circuit comprises a second gate connected to the inputs of the second input memory, a third gate, a bus driver output, and an output to the fifth gate connected to the sixth gate and a fourth gate connected to the third gate and to the first input memoirs.

Programovatelné zařízení podle vynálezu se vyznačuje podstatně jednodušším programováním, než je programování u současných mikroprocesorů. Tím se zjednodušuje i práce při hledání chyb při dolaňování programů. Zařízení při krokováni zjistí okamžitě chybný vstup a ihned dává povel ke čtení dalšího řádku, čímž se podstatně snižuje doba, až desetinásobně, oproti systému s běžnými mikroprocesory.The programmable device according to the invention is characterized by substantially simpler programming than the programming of current microprocessors. This also simplifies the work of finding errors when debugging programs. Upon stepping, the device immediately detects an erroneous input and prompts the reader to read the next line, significantly reducing the time, up to ten times, compared to a system with conventional microprocessors.

Na připojených výkresech je znázorněn příklad provedení zařízení podle vynálezu, kde na obr. 1 je zobrazeno blokové schéma zařízení a na obr. 2 je schéma vyhodnocovacího logického obvodu a jeho pravdivostní tabulka.1 is a block diagram of the device and FIG. 2 is a diagram of the evaluation logic circuit and its truth table.

Programovatelné zařízení podle vynálezu obsahuje tři paměti. V první a druhé vstupní paměti a ji jsou zaznamenávány vstupní informace, zatímco ve výstupní paměti 17 jsou zaznamenávány výstupní informace, to jest informace o tom, které výstupy se mají sepnout. Dále obsahuje generátor JL hodin, jehož výstup 1,1 je propojen se vstupemThe programmable device according to the invention comprises three memories. Input information is recorded in the first and second input memories, and output information is recorded in the output memory 17, i.e., which outputs are to be switched. It further includes a clock generator JL whose output 1.1 is coupled to the input

CS 273 107 DlCS 273 107 Dl

2.1 sloupkového čítače 2, jehož nulovací vstup 2.2 je propojen s prvním vstupem prvního hradla 3, s výstupem 13.1 šestého hradla 13 vyhodnocovacího logického obvodu 20 a s prv ním vstupem každého lichého prvního až n-tého výstupního hradla 15.11 až 15.nl. První výstup 2.3 sloupkového čítače 2 je spojen s dekodérem 5, se sloupkovým adresovým vstupem 7.2 první vstupní paměti 7 a se sloupkovým adresovým vstupem 8.2 druhé vstupní paměti 8. Výstup 8.3 druhé vstupní pamětí 8 je spojen s vyhodnocovacím logickým obvodem 20 a adresový řádkový vstup 8.1 druhé vstupní paměti 8 je spojen se vstupem 14.0 řádkového dekodéru 14, s adresovým řádkovým vstupem 7,1 první vstupní paměti 7 a s výstupem2.1 of the column counter 2, whose reset input 2.2 is coupled to the first input of the first gate 3, to the output 13.1 of the sixth gate 13 of the evaluation logic circuit 20, and to the first input of each odd first to nth output gate 15.11 to 15nl. The first output 2.3 of the column counter 2 is coupled to the decoder 5, the column address input 7.2 of the first input memory 7, and the column address input 8.2 of the second input memory 8. Output 8.3 of the second input memory 8 is coupled to the evaluation logic 20 and the address line input 8.1 the second input memory 8 is coupled to the input 14.0 of the line decoder 14, the address line input 7.1 of the first input memory 7, and the output

4.2 řádkového čítače'4. Výstup 4.1 řádkového čítače 4 je spojen s výstupem prvního hrad la 3 jehož druhý vstup je spojen s druhým výstupem 2,4 sloupkového čítače 2. Výstup 7.3 první vstupní paměti 7 je propojen s vyhodnocovacím logickým obvodem 20, který je propojen s výstupem 6.3 budiče 6 sběrnice, opatřeného vstupem 6.11. První až n-tý vstup 6.21 až 6.2n budiče ,6 sběrnice je spojen s prvním až n-tým výstupem 5,1 až 5,n dekodéru 5, jehož n-tý výstup 5,n je propojen s druhým vstupem každého sudého prvního až n-tého výstupního hradla 15.12 až 15.n2. která jsou spojena vždy s odpovídajícím prvním až n-tým lichým výstupním hradlem 15.11 až 15.nl. První až n-té liché a sudé výstupní hrad 1° 15,11 až 15.n2 je spojeno s prvním až n-tým klopným obvodem 16.1 až 16.n, které jsou propojeny s první až n-tou vstupní adresou 17.1 až l7,n výstupní paměti 17. První až n-tý výstup 17.21 až 17.2n výstupní paměti 17 je napojen na první až n-tý vstup 18,11 až 18.In zesilovače 18 opatřeného prvním až n-tým výstupem 18.21 až 18.2n. N-tý vstup 18.In zesilovače 18 je prvním až n-tým zpětnovazebním vedením 19.1 až 19.n spojen s n-tým vstupem 6.1n budiče 6 sběrnice. Vyhodnocovací logický obvod 20 obsahuje druhé hradlo 9, které je vstupy napojeno na výstup 8,3 druhé vstupní paměti 8, na třetí hradlo 10, na výstup 6.3 budiče 6 sběrnice a dále výstupem na páté hradlo 12. Páté hradlo 12 je spojeno se šestým hradlem 13 a se čtvrtým hradlem 11 propojeným se třetím hradlem 10 a s výstupem 7.3 první vstupní paměti 7.4.2 row counter '4. The output 4.1 of the line counter 4 is connected to the output of the first gate 1a 3, the second input of which is connected to the second output 2.4 of the column counter 2. The output 7.3 of the first input memory 7 is connected to the evaluation logic circuit 20 6.11. The first to nth input 6.21 to 6.2n of the bus driver 6 is coupled to the first to nth output 5.1 to 5, n of the decoder 5, whose nth output 5, n is coupled to the second input of each even first to nth output gate 15.12 to 15.n2. which are each connected to the corresponding first to n-th odd output gate 15.11 to 15.nl. The first to n-th odd and even output castle 1 ° 15.11 to 15.n2 is connected to the first to n-th flip-flop 16.1 to 16.n, which are connected to the first to n-th input address 17.1 to 17, n of the output memory 17. The first to nth outputs 17.21 to 17.2n of the output memory 17 are connected to the first to nth inputs 18, 11-18. In an amplifier 18 provided with the first to nth outputs 18.21 to 18.2n. The nth input 18.In the amplifier 18 is coupled to the nth input 6.1n of the bus driver 6 by the first to n-th feedback lines 19.1 to 19.n. The evaluation logic circuit 20 comprises a second gate 9 which is connected to inputs 8.3 of the second input memory 8, a third gate 10, an output 6.3 of a bus driver 6, and an output to the fifth gate 12. The fifth gate 12 is connected to the sixth gate. 13 and the fourth gate 11 connected to the third gate 10 and the output 7.3 of the first input memory 7.

Za předpokladu, že se generátor .1 hodin zastavil a že sloupkový čítač 2 a řádkový čítač 4 se zastavily ve stavu 1, jsou první a druhá vstupní pamě£ 7 a 8 čteny v průsečíku prvního řádku a prvního sloupku. Na výstupu 9,3 první vstupní paměti 7 bude úroveň L, která se dostává na vstup čtvrtého hradla 11. Na výstupu 8,3 druhé vstupní paměti 8 bude úroveň H, která se dostává na vstup druhého hradla 9. Současně dekodér 5, vyhodnotí stav sloupkového čítače 2 a uvolní cestu vstupnímu signálu 6.11 budičem 6 sběrnice na jeho výstup 6.3. Tím je vstupní signál připojen k druhému a třetímu hradlu 9 a 10. Vyhodnocovací logický obvod 20 vyhodnotí stav první a druhé vstupní paměti 7 a 8 včetně vstupu 6,11 budiče 6 sběrnice a na základě výsledku dojde bud k pokračování -kontroly dalšího vstupu, nebo k přechodu na další řádek. V případě, že vyhodnocovací logický obvod 20 shledá všechny vstupy shodné s naprogramovanými údaji v první a druhé vstupní paměti 7 a 8, potom při přechodu posledního sloupku dojde k činnosti prvního sudého výstupního hradla 15.12. které způsobí překlopení prvního klopného obvodu 16,1. Výstup prvního klopného obvodu 16.1 uvolní přes první vstupní adresu 17.11 řádek 1 výstupní paměti 17, Výstupní paměl 17. pracující v systému OR, propojí podle naprogramovaného řádku první až n-tý výstup 17.21 až 17.2n ke vstupům zesilovačů ,18. První až n-tý výstup 18..21 až 18.2n zesilovačů 18 potom ovládají příslušná relé, která nejsou zakreslena. Aby bylo možné provádět sekvenční funkce, je možné pomocí prvního až n-tého zpětnovazebního vedení 19.1 až 19.n propojit požadované výstupy výstupní paměti 17 se vstupy budiče 6 sběrnice. V případě, že vstupní signál neodpovídá naprogramovaným údajům v prv ní a druhé vstupní paměti 7 a 8, dává vyhodnocovací logický obvod 20 povel prvnímu lichému výstupnímu hradlu 15.11, přes které je vrácen první klopný obvod 16.1 do základního stavu. Tím je i odpojen řádek 1 výstupní paměti 17/ takže nemůže ovlivnit činnost prvního až n-tého výstupu 17.21 až 17.2n. Současně vychází z výstupu 13,1 šestého hradla 13 povel pro nulovací vstup 2.2 sloupkového čítače 2, který způsobí vynulování tohoto čítače. Impuls ze šestého hradla 13 se současně zavede přes první hradlo 3 do vstupuAssuming that the clock generator 1 has stopped and that the bar counter 2 and the bar counter 4 have stopped at state 1, the first and second input memories 47 and 8 are read at the intersection of the first row and the first column. At the output 9.3 of the first input memory 7 there will be a level L that reaches the input of the fourth gate 11. At the output 8.3 of the second input memory 8 there will be a level H that reaches the input of the second gate 9. At the same time of the column counter 2 and clears the path of the input signal 6.11 by the bus driver 6 to its output 6.3. Thereby, the input signal is connected to the second and third gates 9 and 10. The evaluation logic circuit 20 evaluates the state of the first and second input memories 7 and 8 including the input 6,11 of the bus driver 6 and the result is either a continuation of the next input or to go to the next line. If the evaluation logic circuit 20 finds all the inputs identical to the programmed data in the first and second input memories 7 and 8, then the first even output gate 15.12 will operate when the last stack passes. causing the first flip-flop 16,1 to flip. The output of the first flip-flop 16.1 releases, via the first input address 17.11, the line 1 of the output memory 17, the output memory 17 operating in the OR system, interconnecting the first to nth outputs 17.21 to 17.2n according to the programmed The first to nth outputs 18..21 to 18.2n of the amplifiers 18 then control the respective relays, which are not plotted. In order to perform sequential functions, it is possible to connect the desired outputs of the output memory 17 to the inputs of the bus driver 6 by means of the first to nth feedback lines 19.1 to 19.n. In case the input signal does not match the programmed data in the first and second input memories 7 and 8, the evaluation logic circuit 20 commands the first odd output gate 15.11 through which the first flip-flop 16.1 is returned to the basic state. This also disables line 1 of the output memory 17 so that it cannot affect the operation of the first through nth output 17.21 to 17.2n. At the same time, from the output 13,1 of the sixth gate 13, a command for resetting input 2.2 of the column counter 2 is triggered, which causes the counter to be reset. The pulse from the sixth gate 13 is simultaneously applied via the first gate 3 to the inlet

4.1 řádkového čítače 4. Tím se řádkový čítač 4 posune o jedno místo. V případě, že běží generátor J. hodin, potom se celý popsaný děj neustále opakuje.4.1 of the line counter 4. This moves the line counter 4 one space. If the clock generator is running, then the whole described process is repeated.

CS 273 107 BlCS 273 107 Bl

Programovatelné zařízení podle vynálezu ee e výhodou využívá pro řízeni různých strojů, zejména pístových kompresorů, šroubových kompresorů, čerpadel a podobně.The programmable device according to the invention is advantageous for controlling various machines, in particular piston compressors, screw compressors, pumps and the like.

Claims (2)

1. Programovatelné zařízení pro bezkontaktní řízení elektrických strojů s funkcí paměťového a rozhodovacího ústrojí, sestávající z generátoru hodin, sloupkového čítače, a řádkového čítače, hradel, dekodéru, vstupních pamětí, výstupní paměti a zesilovače, vyznačující se tím, že výstup (1.1) generátoru (1) hodin je propojen sevstupem (2.1) sloupkového čítače (2), jehož nulovaoí vstup (2.2) je propojen s prvním vstupem prvního hradla (3), s výstupem (13.1) šestého hradla (13) vyhodnocovacího logického obvodu (20) a s prvním vstupem každého lichého prvního až n-tého výstupního hradla (15.11 až 15.nl) a první výstup (2.3) sloupkového čítače (2) je spojen s dekodérem (5) , se sloupkovým adresovým vstupem (7.2) první vstupní paměti (7) a se sloupkovým adresovým vstupem (8.2) druhé vstupné paměti (8), jejíž výstup (8.3) je spojen s vyhodnocovacím logickým obvodem (20) a jejíž adresový řádkový vstup (8.1) je spojen se vstupem (14.0) řádkového dekodéru (14), s adresovým řádkovým vstupem (7,1) první vstupní paměti (7) a 8 výstupem (4.2) řádkového čítače (4), jehož vstup (4.1) je spojen s výstupem prvního hradla (3), jehož druhý vstup je spojen s druhým výstupem (2.4) sloupkového čítače (2), přičemž výstup (7.3) první vstupní paměti (7) je propojen s vyhodnocovacím logickým obvodem (20), který je propojen s výstupem (6.3) budiče (6) sběrnice, opatřeného vstupem (6.11), jehož první až n-tý adresní vstup (6.2 až 6.2n) je spojen s prvním až n-tým výstupem (5.1 až 5,n) dekodéru (5), jehož n-tý výstup (5.n) je propojen s druhým vstupem každého sudého prvního až n-tého výstupního hradla (15.12 až 15.n2), která jsou spojena vždy s odpovídajícím prvním až n-tým lichým výstupním hradlem (15.11 až 15.nl), přičemž první až n-té liché a sudé výstupní hradlo (15.11 až l'5.n2) je spojeno s prvním až n-tým klopným obvodem (16.1 ažA programmable device for contactless control of electrical machines having a memory and decision function, comprising a clock generator, a column counter, and a row counter, gate, decoder, input memories, output memory and amplifier, characterized in that the output (1.1) of the generator (1) the clock is connected by the input (2.1) of the bar counter (2), whose reset input (2.2) is connected to the first input of the first gate (3), to the output (13.1) of the sixth gate (13) of the evaluation logic circuit (20); the first input of each odd first to nth output gate (15.11 to 15.nl) and the first output (2.3) of the column counter (2) is coupled to the decoder (5), the column address input (7.2) of the first input memory (7) and a column address input (8.2) of a second input memory (8), the output of which (8.3) is connected to an evaluation logic circuit (20) and whose address line input (8.1) is connected to the input (14.0) of the line decoder (14), the address line input (7.1) of the first input memory (7) and the 8 output (4.2) of the line counter (4) whose input (4.1) is connected with the output of the first gate (3), the second input of which is connected to the second output (2.4) of the column counter (2), the output (7.3) of the first input memory (7) being connected to the evaluation logic circuit (20) an output (6.3) of a bus driver (6) provided with an input (6.11) whose first to n-th address input (6.2 to 6.2n) is connected to the first to n-th output (5.1 to 5, n) of the decoder (5) whose nth output (5.n) is coupled to the second input of each even first to nth output gate (15.12 to 15.n2), which are each associated with a corresponding first to nth odd output gate (15.11 to 15.nl), wherein the first to n-th odd and even output gates (15.11 to l'5.n2) are associated with the first to n-th m flip-flop (16.1 to 16.n), které jsou propojeny s první až n-tou vstupní adresou (17.1 až 17.n) výstupní paměti (17), jejíž první až n-tý výstup (17.21 až 17.2n) je napojen na první až n-tý vstup (18.11 až 18.In) zesilovače (18), opatřeného prvním až n-tým výstupem (18.21 až 18.2n), jehož n-tý vstup (18.In) je prvním až n-tým zpětnovazebním vedením (19.1 až 19.n) spojen s n-tým vstupem (6.1n) budiče (6) sběrnice.16.n), which are connected to the first to n-th input address (17.1 to 17.n) of the output memory (17), the first to n-th output (17.21 to 17.2n) is connected to the first to n-th an input (18.11 to 18.In) of an amplifier (18) provided with a first to nth output (18.21 to 18.2n), whose nth input (18.In) is the first to nth feedback line (19.1 to 19). n) connected to the nth input (6.1n) of the bus driver (6). 2. Zařízení podle bodu 1, vyznačující se tím, že vyhodnocovací logický obvod (20) obsahuje druhé'hradlo (9), které je vstupy napojeno na výstup (8.3) druhé vstupní paměti (8), na třetí hradlo (10), na výstup (6.3) budiče (6) sběrnice a dále výstupem na páté hradlo (12), které je spojeno se šestým hradlem (13) a se čtvrtým hradlem (11) propojeným se třetím hradlem (10) a s výstupem (7.3) první vstupní paměti (7). ’Device according to claim 1, characterized in that the evaluation logic circuit (20) comprises a second gate (9), which is connected via inputs to an output (8.3) of the second input memory (8), to a third gate (10). a bus driver output (6.3) (6.3) and an output to the fifth gate (12) connected to the sixth gate (13) and the fourth gate (11) connected to the third gate (10) and the output (7.3) of the first input memory (7). ’
CS351787A 1987-05-15 1987-05-15 Programmable device for electric machines' contactless control CS273107B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS351787A CS273107B1 (en) 1987-05-15 1987-05-15 Programmable device for electric machines' contactless control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS351787A CS273107B1 (en) 1987-05-15 1987-05-15 Programmable device for electric machines' contactless control

Publications (2)

Publication Number Publication Date
CS351787A1 CS351787A1 (en) 1990-07-12
CS273107B1 true CS273107B1 (en) 1991-03-12

Family

ID=5375503

Family Applications (1)

Application Number Title Priority Date Filing Date
CS351787A CS273107B1 (en) 1987-05-15 1987-05-15 Programmable device for electric machines' contactless control

Country Status (1)

Country Link
CS (1) CS273107B1 (en)

Also Published As

Publication number Publication date
CS351787A1 (en) 1990-07-12

Similar Documents

Publication Publication Date Title
KR100235812B1 (en) Shift register and programmable logic circuit and programmable logic circuit system
US3470542A (en) Modular system design
JP2520422B2 (en) Multiple stage signal processing device and data processing method
JPH01119995A (en) Semiconductor memory
US4672582A (en) Semiconductor device
JPS6318763B2 (en)
CN101510447B (en) Redundancy circuit in semiconductor memory device
US4074236A (en) Memory device
US3286240A (en) Channel status checking and switching system
KR100253687B1 (en) Semiconductor memory
EP0661636A1 (en) Integrated programming circuitry for an electrically programmable semiconductor memory device with redundancy
US3761882A (en) Process control computer
US5126956A (en) Method and apparatus for displaying segments of a ladder diagram which turn on an operator specified relay
JPS6364088B2 (en)
CS273107B1 (en) Programmable device for electric machines&#39; contactless control
KR0182868B1 (en) Repair circuit and repair method of flash memory cell
EP0048848B1 (en) Device controlled by programmed modular controller means with selfchecking
EP0618587B1 (en) Semiconductor memory with memory matrix comprising redundancy cell columns associated with single matrix sectors
DE69617919T2 (en) Storage device with clocked column redundancy
KR100231723B1 (en) Flash memory device
RU2117978C1 (en) Programmable device for logical control of electric drives and alarm
US4041465A (en) Scanner-distributor apparatus for matrix system
KR100380285B1 (en) Flash memory
JP3035956B2 (en) Write-maskable semiconductor memory device
US6081911A (en) Method and circuit architecture for testing a non-volatile memory device