CZ305591A3 - Zapojení pro vyhodnocení restartu řídícího počítače - Google Patents
Zapojení pro vyhodnocení restartu řídícího počítače Download PDFInfo
- Publication number
- CZ305591A3 CZ305591A3 CS913055A CS305591A CZ305591A3 CZ 305591 A3 CZ305591 A3 CZ 305591A3 CS 913055 A CS913055 A CS 913055A CS 305591 A CS305591 A CS 305591A CZ 305591 A3 CZ305591 A3 CZ 305591A3
- Authority
- CZ
- Czechia
- Prior art keywords
- input
- circuit
- output
- restart
- evaluation circuit
- Prior art date
Links
- 238000011156 evaluation Methods 0.000 title claims abstract description 42
- 230000015654 memory Effects 0.000 claims abstract description 30
- 230000011664 signaling Effects 0.000 claims abstract description 23
- 238000012544 monitoring process Methods 0.000 claims abstract description 7
- 238000013480 data collection Methods 0.000 claims 1
- 230000002457 bidirectional effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 241001331845 Equus asinus x caballus Species 0.000 description 1
- 238000012369 In process control Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010965 in-process control Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
Abstract
Sestává z centrálního procesoru (1), spojeného jednak s obvodem
(8) pro vyhodnocení teplého restartu a jednak
multiplexorem (10), jehož výstupy jsou spojeny se zaváděcí
pamětí (11) a operační pamětí (14). Skupinové obousměrné
výstupy obou pamětí (11, 14) a centrálního procesoru (1)
jsou připojeny na datovou a adresovou sběrnici (12, 13).
Obvod (2) vyhodnocení napětí je spojen s obvodem (3) pro
vyhodnocení studeného restartu, propojeného s prvním a
druhým signalizačním obvodem (6, 7), s incializační linkou
(15) mikropočítače a s obvodem (8) pro vyhodnocení teplého
restartu, propojeného zároveň s komparátorem (4) parity
a s obvodem (5) pro hlídání běhu programu, jehož výstup je
spojen s druhým signalizačním obvodem (7), a jehož skupinový
vstup je spojen s adresovou sběrnicí (13). Výstup
. komparátoru (4) parity je spojen s prvním signalizačním obvodem
(6) a jeho skupinový vstup je spojen s datovou
sběrnicí (12). Adresová sběrnice (13) je dále propojena se
skupinovým vstupem komparátoru (9) adresy, jehož výstup
je spojen se vstupem multiplexoru (10).
Description
(57) Sestává z centrálního procesoru (1), spojeného jednak s obvodem (8) pro vyhodnocení teplého restartu a jednak multiplexorem (10), jehož výstupy jsou spojeny se zaváděcí pamětí (11) a operační pamětí (14). Skupinové obousměrné výstupy obou pamětí (11, 14) a centrálního procesoru (1) jsou připojeny na datovou a adresovou sběrnici (12, 13). Obvod (2) vyhodnocení napětí je spojen s obvodem (3) pro vyhodnocení studeného restartu, propojeného s prvním a druhým signalizačním obvodem (6, 7), s incializační linkou (15) mikropočítače a s obvodem (8) pro vyhodnocení teplého restartu, propojeného zároveň s komparátorem (4) parity a s obvodem (5) pro hlídání běhu programu, jehož výstup je spojen s druhým signalizačním obvodem (7), a jehož skupinový vstup je spojen s adresovou sběrnicí (13). Výstup . komparátoru (4) parity je spojen s prvním signalizačním obvodem (6) a jeho skupinový vstup je spojen s datovou sběrnicí (12). Adresová sběrnice (13) je dále propojena se skupinovým vstupem komparátoru (9) adresy, jehož výstup je spojen se vstupem multiplexoru (10).
3>0S£' v p ě i. ‘iťZúP
Zs-^cjtvii pro vyhodnocení restartu řídícího počítače
Oblast techniky . i
Vynález se týká tajeni pro vyhodnocení restartu řídícího počítače, pracujícího zejména v řídících systémech technologických procesů.
Dosavadní stav techniky
V řídících systémech technologických objektů pro řízení v reálném čase je nutno vyhodnocovat nejen stav a chování řízeného technologického objektu, ale i stav řídícího mikropočítače. Součástí řídícího počítače bývají i obvody pro vyhodnocení chodu mikropočítače popsané v např. PV 455-90, obvody pro vyhodnocení parity, obvody vyhodnocení napájecího napětí a další. V případě chybného stavu řídícího počítače je nutné v závislosti na typu poruchy provést odpovídající akci, přičemž není vhodné vždy restartovat všechny periferie řídícího počítače, nebot by to mohlo vést i k případnému poškození řízeného technologického objektu.
Podstata vynálezu
Uvedený problém řeší zafouni pro vyhodnocení restartu řídícího počítače podle vynálezu, sestávající z centrálního procesoru, obvodu pro vyhodnocení napětí, obvodu pro vyhodnocení studeného restartu, komparátoru parity, obvodu pro hlídání běhu programu, prvního a druhého signalizačního obvodu, obvodu pro vyhodnocení teplého restartu, komparátoru adresy, mul tiplexoru, zaváděcí paměti, datové a adresové sběrnice a inicializační linky mikropočítače. Podstata vynálezu spočívá v tom, že centrální procesor je svým prvním výstupem spojenVs^ prvním vstupem obvodu pro vyhodnocení teplého restartu prvním vstupem multiplexoru, jehož první výstup je spojen se vstupem výběru zaváděcí paměti a jehož druhý výstup je spojen se vstupem operační paměti. Skupinové obousměrné výstupy zaváděcí paměti a skupinové obousměrné výstupy operační paměti jsou po řadě připojeny na datovou a adresovou sběrnici, na které jsou po řadě připojeny i skupinové obousměrné výstupy centrálního procesoru, jehož druhý výstup je spojen s druhým vstupem obvodu pro vyhodnocení teplého restartu, jehož druhý výstup je připojen na třetí vstup multiplexoru, jehož druhý vstup je spojen jednak se šestým vstupem obvodu pro vyhodnocení teplého restartu a jednak s výstupem komparátoru adresy. Skupinový vstup komparátoru adresy je připojen na adresovou sběrnici, která je zároveň připojena na skupinový vstup obvodu pro hlídání běhu programu, jehož řídící výstup je spojen s pátým vstupem obvodu pro vyhodnocení teplého restartu, jehož čtvrtý vstup je připojen na řídící výstup komparátoru parity, jehož skupinový vstup je připojen na datovou sběrnici a jehož signalizační výstup je spojen se vstupem prvního signalizačního obvodu, jehož výstup je spojen s třetím vstupem obvodu pro vyhodnocení studeného restartu. Signalizační výstup obvodu pro hlídání běhu programu je spojen se vstupem druhého signalizačního obvodu, jehož výstup je spojen se čtvrtým vstupem obvodu pro vyhodnocení studeného restartu, jehož první vstup je spojen s výstupem obvodu vyhodnocení napětí. První výstup obvodu pro vyhodnocení studeného restartu je spojen s třetím vstupem obvodu pro vyhodnocení teplého restartu, jehož první výstup je spojen se vstupem centrálního procesoru a dále druhý výstup obvodu pro vyhodnocení studeného restartu je spojen s inicializační linkou mikropočítače.
Druhý vstup obvodu pro vyhodnocení studeného restartu mqze [yl přes tlačítko uzemněn.
Výhoda pro vyhodnocení restartu řídícího počítače podle vynálezu spočívá oproti známým zapojením ve zjednodušení obvodového řešení, t j. snížení počtu součástek, ve zvýšení spolehlivosti chodu řídícího mikropočítače a řízeného technologického objektu a tím i ve zvýšené ochraně řízeného objektu před poškozením.
Přehled obrázků na výkresech
Na přiloženém výkresu je uvedeno _ pro vyhodnocení restartu řídícího počítače v blokovém schématu.
Příklad provedení vynálezu
Centrální procesor JL je svým prvním výstupem 110 připojen na první vstup 81 obvodu <8 pro vyhodnocení teplého restartu a na první vstup 101 multiplexoru 10, jehož první výstup 104 je přiveden na vstup 111 výběru zaváděcí paměti 11 a jehož druhý výstup 105 je spojen se vstupem 141 operační paměti 14 . Skupinové obousměrné výstupy 112, 113 zaváděcí paměti M. a skupino3 vé obousměrné výstupy 142 a 14 3 operační paměti 14 jsou po řadě připojeny na datovou a adresovou sběrnici 12 , 1 3 , na něž jsou po řadě připojeny i skupinové obousměrné výstupy 140, 150 centrálního procesoru 1. Druhý výstup 120 centrálního procesoru 1. je připojen na druhý vstup 82 obvodu 8 pro vyhodnocení teplého restartu, jehož druhý výstup 88 je připojen na třetí vstup 103 multiplexoru l_0. Druhý vstup 102 multiplexoru 10 je spojen jednak se šestým vstupem 86 obvodu 8. pro vyhodnocení teplého restartu a jednak s výstupem 92 koinparátoru 9. adresy, jehož skupinový vstup 91 je připojen na adresovou sběrnici 13, která je zároveň připojena na skupinový vstup 51 obvodu 5. pro hlídání běhu programu. Řídící výstup 52 obvodu .5 pro hlídání běhu programu je připojen na pátý vstup 85 obvodu 8. pro vyhodnocení teplého restartu, jehož čtvrtý vstup 84 je spojen s řídícím výstupem 4 2 komparátoru 4. parity. Skupinový vstup 41 komparátoru 4_ parity je připojen na datovou sběrnici 12 a jeho signalizační výstup 43 je spojen se vstupem 61 prvního signalizačního obvodu 6., jehož výstup 64 je spojen s třetím vstupem 35 obvodu 3_ pro vyhodnocení studeného restartu. Signalizační výstup 53 obvodu _5 pro hlídání běhu programu je spojen se vstupem 71 druhého signalizačního obvodu 7> jehož výstup 74 je spojen se čtvrtým vstupem 36 obvodu pro vyhodnocení studeného restartu. Dále výstup 21 obvodu 2 vyhodnocení napětí je spojen s prvním vstupem 31 obvodu ,3 pro vyhodnocení studeného restartu, jehož druhý vstup 32 je přes tlačítko 16 uzemněn a jehož první výstup 33 je spojen s třetím vstupem 83 obvodu 8 pro vyhodnocení teplého restartu a druhý výstup 34 je spojen s inicializační linkou 15. mikropočítače. První výstup 87 obvodij 8. pro vyhodnocení teplého restartu je připojen na vstup 130 centrálního procesoru i.
Funkce zujscjeni’ pro vyhodnocení restartu řídícího počítače je následující:
Po zapnutí napájecího napětí generuje obvod 2 vyhodnocení napětí inicializační signál na svém výstupu 21 . Tento signál je zpracováván obvodem 3. pro vyhodnocení studeného restartu, který jednak na svém druhém výstupu 34 aktivuje signál pro inicializaci celého mikropočítače včetně periferních jednotek, přičemž tento signál je rozveden inicializační linkou 15 (tzv.
studený restart), a jednak je svým prvním výstupem 33 spojen s obvodem 8. pro vyhodnocení teplého restartu. Tento obvod jednak restartuje svým prvním výstupem 87 centrální procesor £ a jednak přes multiplexor 10 aktivuje vstup 111 výběru zaváděcí paměti 11. Centrální procesor X vykonává instrukce ze zaváděcí paměti 11 do té doby, než je komparátorem .9 adresy vyhodnocen skok na předem definovanou adresu, tj. poslední instrukce v zaváděcí paměti £1_ musí být skok na tuto adresu. Po vyhodnocení této adresy komparátor 9 adresy generuje na svém výstupu 92 signál, který přes multiplexor 10 dezaktivuje vstup 111 výběru zaváděcí paměti 11. Tímto je zaváděcí pamět 11 odpojena od datové a adresové sběrnice 112, 113 a na tyto sběrnice je připojena operační pamět 14. mikropočítače. Proces studeného restartu lze vyvolat i uzemněním druhého vstupu 32 obvodu £ pro vyhodnocení studeného restartu tlačítkem 16.
Při správné funkci řídícího mikropočítače se předpokládá cyklické provádění určitých sekcí programu, vykonávaných z operační paměti. Do těchto sekcí je vložena instrukce přístupu na obvod 5 pro hlídání běhu programu. Pokud z jakéhokoliv důvodu program mikropočítače poruší sled vykonávaných instrukcí tak, že se nebudou exekuovat výše popsané kritické sekce programu, obvod _5 pro hlídání běhu programu aktivuje svým signalizačním výstupem 53 druhý signalizační obvod 7. a svým řídícím výstupem 52 obvod 8 pro vyhodnocení teplého restartu. Tento obvod, jak již bylo popsáno u procesu studeného restartu, jednak restartuje svým prvním výstupem 87 centrální procesor i a jednak přes multiplexor 10 aktivuje vstup 111 výběru zaváděcí paměti 11. Centrální procesor 1. opět začne vykonávat instrukce ze zaváděcí paměti 11. Na rozdíl od studeného restartu není v tomto případě aktivována inicializační linka 15 mikropočítače, tj. periferní jednotky zůstávají v posledním stavu před aktivací obvodu .5 pro hlídáni běhu programu a tím též nedojde k náhlé změně stavu řízené technologie. Tento proces tzv. teplého restartu lze vyvolat i při vyhodnocení chyby parity dat komparátorem 4 parity, s tím rozdílem, že chyba parity je signalizována prvním signalizačním obvodem j>.
První signalizační obvod (S i druhý signalizační obvod 7 jsou uvedeny do výchozího stavu pouze studeným restartem.
Průmyslová využitelnost
Obvod pro vyhodnocení restartu řídícího počítače vynálezu je určen pro využití v elektronických modulech mů pro řízení technologických objektů v reálném čase.
Claims (2)
1. pro vyhodnocení restartu řídícího počítače, sestávající z centrálního procesoru, obvodu pro vyhodnocení napětí, obvodu pro vyhodnocení studeného restartu, komparátoru parity, obvodu pro hlídání běhu programu, prvního a druhého signalizačního obvodu, obvodu pro vyhodnocení teplého restartu, komparátoru adresy, multiplexoru, zaváděcí paměti, operační paměti , datové a adresové sběrnice a inicializační linky • i / mikropočítače, vyznač n I i« Sč t ím , že, centrální procesor (1) je svým prvním výstupem (110) spojenvs prvním vstupem (81) obvodu (8) pro vyhodnocení teplého restartu avíprvním vstupem (101) multiplexoru (10), jehož první výstup (104) je spojen se vstupem (111) výběru zaváděcí paměti (11), kMwttiyitxCWA Wli I « druhý výstup (105 jSyje spojen se vstupem (141) operační paměti (1.4), přičemž skupinový obousměrný výstup (112)_ zaváděcí paměti (11) ope142' a skupinový obousměrný výstup račni paměti {14 ) a ««*|>·sbcwsbtwry —‘připojeny na datovou sbernitt (42} inťťwuo cíícuwwoviy wýďuf (Ή3) (ff) iterwni1 |***«Ύί (4<y) Λ ©bcusmíVn/ (l\0) (i) pat (43) / < tcnti/a'6nno /ircffttw pt))
CS^druhý výstup_~( 120 )yjě spojen š druhým vstupem (82) obvodu (8) pro vyhodnocení teplého restartu, jehož druhý výstup (8θ) je připojen na třetí vstup (103) multiplexoru (10), jehož druhý vstup (102) je spojen jednak se šestým vstupem (86) obvodu (8) pro vyhodnocení teplého restartu a jednak s výstupem (92) komparátoru (9) adresy, jehož skupinový vstup (91) je připojen na adresovou sběrnici (13), která je zároveň připojena na skupinový vstup (51) obvodu (5) pro hlídání běhu programu, jehož řídící výstup (52) je spojen s pátým vstupem (85) obvodu (8) pro vyhodnocení teplého restartu, jehož čtvrtý vstup (84) je připojen na řídící výstup (42) komparátoru (4) parity, jehož skupinový vstup (41) je připojen na datovou sběrnici (12) a jehož signalizační výstup (43) je spojen se vstupem (61) prvního signalizačního obvodu (6), jehož výstup (64) je spojen s třetím vstupem (35) obvodu (3) pro vyhodnocení studeného restartu, ?afe»mc<? signalizační výstup (53) obvodu (5) pro hlídání běhu programu je spojen se vstupem (71) druhého signalizačního obvodu (7), jehož výstup (74) je spojen se čtvrtým vstupem (36) obvodu (3) pro vyhodnocení studeného restartu, jehož první vstup (31) je spojen s výstupem (21) obvodu (2) vyhodnocení napětí první výstup (33) obvodu (3) pro vyhodnocení studeného restartu je spojen s třetím vstupem (83) obvodu (8) pro vyhodnocení teplého restartu, jehož první výstup (87) je spojen se vstupem (130) centrálního procesoru (1) 2-ah'w\ee druhý výstup (34) obvodu (3) pro vyhodnocení studeného restartu je spojen s inicializační linkou (15) mikropočítače.
2. pro vyhodnocení restartu řídícího počítače podle bodu 1, vyznač Ujici' 5d t í m , že druhý vstup (32) obvodu (3) pro vyhodnocení studeného restartu _je přes tlačítko (16) uzemněn.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS913055A CS277678B6 (cs) | 1991-10-08 | 1991-10-08 | Zapojení pro vyhodnocení restartu řídícího počítače |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS913055A CS277678B6 (cs) | 1991-10-08 | 1991-10-08 | Zapojení pro vyhodnocení restartu řídícího počítače |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CZ305591A3 true CZ305591A3 (cs) | 1993-03-17 |
| CS277678B6 CS277678B6 (cs) | 1993-03-17 |
Family
ID=5369499
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS277678B6 (cs) |
-
1991
- 1991-10-08 CS CS913055A patent/CS277678B6/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS277678B6 (cs) | 1993-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102914332B1 (ko) | 시스템 온 칩 및 이의 리셋 제어 방법 | |
| KR100303947B1 (ko) | 다중프로세서시스템그리고그의초기화기능분산및자체진단시스템그리고그방법 | |
| US9158628B2 (en) | Bios failover update with service processor having direct serial peripheral interface (SPI) access | |
| US5608876A (en) | Add-in board with enable-disable expansion ROM for PCI bus computers | |
| US5764882A (en) | Multiprocessor system capable of isolating failure processor based on initial diagnosis result | |
| US7162560B2 (en) | Partitionable multiprocessor system having programmable interrupt controllers | |
| US9529750B2 (en) | Service processor (SP) initiated data transaction with bios utilizing interrupt | |
| EP0514075A2 (en) | Fault tolerant processing section with dynamically reconfigurable voting | |
| US9298371B1 (en) | System and method of reducing write cycles and increasing longevity of non-volatile memory in baseboard management controller (BMC) | |
| TW445416B (en) | Upgrade card for a computer system and method of operating the same | |
| US9529410B2 (en) | Service processor (SP) initiated data transaction with BIOS utilizing power off commands | |
| US6134579A (en) | Semaphore in system I/O space | |
| JPH08137763A (ja) | フラッシュメモリ制御装置 | |
| US6532545B1 (en) | Apparatus for swapping, adding or removing a processor in an operating computer system | |
| JPH06337820A (ja) | マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法 | |
| US6532546B2 (en) | Computer system for dynamically scaling busses during operation | |
| CN101599024B (zh) | 一种切换引导双存储区内代码的装置、系统及方法 | |
| US7408475B2 (en) | Power supply monitoring device | |
| US20070101166A1 (en) | Method and apparatus for utilizing a microcontroller to provide an automatic order and timing power and reset sequencer | |
| US6108732A (en) | Method for swapping, adding or removing a processor in an operating computer system | |
| CN113110862A (zh) | 一种实现双冗余的Flash的结构及方法 | |
| US6862645B2 (en) | Computer system | |
| US7500021B2 (en) | Operation mode control circuit, microcomputer including the same, and control system using the microcomputer | |
| US20160179626A1 (en) | Computer system, adaptable hibernation control module and control method thereof | |
| CZ305591A3 (cs) | Zapojení pro vyhodnocení restartu řídícího počítače |