CZ9603197A3 - Počítačový systém a způsob přenosu informace - Google Patents
Počítačový systém a způsob přenosu informace Download PDFInfo
- Publication number
- CZ9603197A3 CZ9603197A3 CZ19963197A CZ319796A CZ9603197A3 CZ 9603197 A3 CZ9603197 A3 CZ 9603197A3 CZ 19963197 A CZ19963197 A CZ 19963197A CZ 319796 A CZ319796 A CZ 319796A CZ 9603197 A3 CZ9603197 A3 CZ 9603197A3
- Authority
- CZ
- Czechia
- Prior art keywords
- information
- cache
- memory
- main memory
- data
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0884—Parallel mode, e.g. in parallel with main memory or CPU
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
POČÍTAČOVÝ SYSTÉM A ZPŮSOB PŘENOSU INFORMACE*
Oblast techniky
Vynález se týká počítačového systému, ve kterém procesor začíná paralelní přistup do rychlé vyrovnávací paměti druhé úrovně a do hlavní paměti. Přesněji řečeno, paralelní přístup je započat a jestliže instrukce či data jsou nalezeny v rychlé vyrovnávací paměti druhé úrovně, přistup do hlavní paměti je zastaven. Přídavně je vytvořeno nové nehierarchické schéma paměti pro zaváděcí operace procesoru, kde dva jednotné datové porty jsou opatřeny k procesoru.
úrovně obvykle běží stejnou procesoru a je vytvořena ze
Dosavadní stav techniky
Mnoho moderních architektur počítačů používá hierarchii paměťových prvků pro rychlý přístup k datům a k instrukcím. Typicky je rychlá vyrovnávací paměť první úrovně integrována do ústředního procesoru a opatřena malou (od 8 do 256 kiloslabik) rychlou přístupovou pamětí, která může běžet současně s ústředním procesorem. Rychlá vyrovnávací paměť druhé úrovně je větší rychlá vyrovnávací paměť a je umístěna mezi rychlou vyrovnávací pamětí první úrovně a hlavní paměti třetí úrovně (mimo ústřední procesor). Rychlá vyrovnávací paměť druhé rychlostí jako hodiny ústředního statické paměti s přímým přístupem. Hlavní paměť běží o několik cyklů za rychlostí hodin ústředního procesoru vlivem pomalejší dynamické paměti s přímým přístupem, která je použita pro překlad adres, rozhodování a podobně.
Obvyklé tříúrovňové hierarchické systémy pamětí maj í řídicí jednotku rychlé vyrovnávací paměti druhé úrovně a oddělenou řídicí jednotku hlavni paměti. Chyby rychlé vyrovnávací paměti vznikají když data nebo instrukce, které ústřední procesor vyžaduje, nejsou v rychlé vyrovnávací paměti.
Normálně jsou chyby rychlé výrovnávací paměti první úrovně posílány do řídicí jednotky rychlé vyrovnávací paměti
-2druhé úrovně pro aktivní záznam (žádaná data nebo instrukce jsou v rychlé vyrovnávací paměti druhé úrovně). Když je chyba druhé úrovně, je potom žádost poslána do řídicí jednotky paměti pro vyvolání dat z hlavní paměti. Tyto události nastávají postupně a mohou způsobit značné prodloužení jalového času pro ústřední procesor. To znamená, že nastane překročení času následkem délky času potřebné pro žádost o data, která mají být převedena do rychlé vyrovnávací paměti druhé úrovně, a když je chyba, pro zkoušku dat v hlavní paměti.
Za účelem minimalizace délky jalového času ústředního procesoru patentový spis Spojených států amerických číslo 4,663,440 popisuje hierarchický systém paměti, kde paměť nízké úrovně obsahuje přístup duálním portem do čipu nebo čipů paměti. Popisovaný systém také obsahuje paměť vysoké úrovně, která spolupůsobí sériově s jednotným portem paměti nízké úrovně. To umožňuje sériový přístup do paměti nízké úrovně pamětí, vysoké úrovně paralelně s přístupem do paměti nízké úrovně počítačovým systémem. Nicméně tento systém nepopisuje současný přístup různých úrovní paměti, když nastane chyba dat.
Evropská přihláška vynálezu 0 468 786 A2 popisuje paměťový systém s oddělenou řídicí jednotkou rychlé vyrovnávací paměti a řídicí jednotkou hlavní paměti. Mikroprocesor začne vyhledávat data v rychlé vyrovnávací paměti a v hlavní paměti současně. Nejsou-li data nalezena v rychlé vyrovnávací paměti, potom mohou být vybrána z hlavní1 paměti bez překročení času prohlížení rychlé vyrovnávací paměti. Nicméně, jestliže jsou data nalezena v rychlé vyrovnávací paměti, potom nemusí být vybírána z hlavní paměti a přístup do řídicí jednotky paměti je potlačen. Řídicí jednotka paměti potom ukončí dříve započaté hledání v hlavní paměti aktivací linky aktivní záznam nebo deaktivací linky chyba. Některá z těchto akcí řídicí jednotky paměti by sdělila potřebu ukončení cyklu přístupu do hlavní paměti, protože data byla nalezena v rychlé vyrovnávací paměti. Je tedy zřejmé, že tento známý systém za-3číná přístup do hlavní paměti rozhodnutím o sběrnici, překla§ dem paměťové adresy, vyhledáváním míst paměti, která všechna používají cykly paměti, to znamená, že paměť nemůže být použita během periody, kdy se tyto aktivity provádějí. Tudíž v každé době, kdy mikroprocesor prohledává současně rychlou vyrovnávací paměť a hlavní paměť, je prováděn přístup do hlavní paměti a tato nemůže být použita v jakémkoli jiném procesu, jako je přenos přímým přístupem do paměti z periferní řídicí jednotky nebo podobně, i když jsou data nalezena v rychlé vyrovnávací paměti. To vytváří problém vázání paměti i když data jsou nalezena v rychlé vyrovnávací paměti.
Patentový spis Spojených států amerických číslo 3,896,419 popisuje typický procesor s rychlou vyrovnávací pamětí první úrovně a s hlavní pamětí. Tento systém zkouší rychlou vyrovnávací paměť na data, zatímco byla prováděna operace vyhledávání v hlavní paměti. Byla-li data nalezena v rychlé vyrovnávací paměti, vyhledávání v hlavní paměti je zastaveno. Nicméně cyklus portů pro výběr dat z hlavní paměti musí být potlačen, když byla data nalezena v rychlé vyrovnávací paměti. Paměťové operace se provádějí i když data byla nalezena v rychlé vyrovnávací paměti.
Publikace IBM Technical Disclosure Bulletin, sv.26., Č, 10B. březen 1984. str.5488-5490 popisuje na straně 5489 obvyklý hierarchický systém paměti, kde aktivní záznam druhé úrovně oznamuje přítomnost dat v rychlé vyrovnávací paměti a žádaná data jsou potom poslána do rychlé vyrovnávací paměti první úrovně a do výstupního registru.
Typický hierarchický systém paměti podle dosavadního stavu techniky je znázorněn v obr.l výkresů předložené přihlášky vynálezu, kde ústřední procesor 100 obsahuje rychlou vyrovnávací paměť 102 první úrovně a je připojen k řídicí jednotce 106 oddělené rychlé vyrovnávací paměti druhé úrovně přes datovou sběrnici 104. Řídicí jednotka 106 rychlé vyrovnávací paměti druhé úrovně zajistí adresu a řídicí informaci pro rychlou vyrovnávací paměť 108 druhé úrovně a z rychlé vy-4rovnávací paměti 108 druhé úrovně jsou data přijata sběrnicí 107. Datová sběrnice 110 propojuje řidiči jednotku 106 rychlé vyrovnávací paměťi druhé úrovně s řídicí jednotkou 112 paměti, která zajišťuje adresu a řídicí informaci pro hlavní paměť 114. Paměťová adresa a řídicí informace a data přijatá z hlavní paměti 114 jsou po sběrnici 113 přenesena do řídicí jednotky 112 paměti. Z obr.l znázorňujícího architekturu systému paměti je patrno, že pro aktivní záznam rychlé vyrovnávací paměti druhé úrovně musí být data přenesena z rychlé vyrovnávací paměti 108 druhé úrovně do řídicí jednotky 106 rychlé vyrovnávací paměti 108 druhé úrovně a potom do ústředního procesoru 100. To znamená dvě křížení čipů. Tento obvyklý systém tudíž vyžaduj a přídavné cykly hodin pro přenos dat z rychlé vyrovnávací paměti druhé úrovně přes řídicí jednotku 106 a na datovou sběrnici 104. Podobně když nastane chyba v rychlé vyrovnávací paměti a data musí být vybrána z hlavní paměti 114. musí být přenesena přes řídicí jednotku 112 paměti a na datovou sběrnici 110. a data tedy musí být přenesena přes řídicí jednotku rychlé vyrovnávací paměti druhé úrovně před tím, než jsou umístěna na datové sběrnici 104 pro použití v ústředním procesoru 100 (to znamená tři křížení čipů).
Odborníkovi školenému v oboru bude tedy zřejmé, jak paměťový systém, ve kterém se současně začíná přístup do rychlé vyrovnávací paměti druhé úrovně a do hlavní paměti, avšak který nepůsobí přístup do hlavní paměti když jsou data nalezena v rychlé vyrovnávací paměti druhé úrovně, je vysoce žádoucí. Dále je možné seznat, že paměťový systém, ve kterém jsou vytvořeny jednotné porty, které umožňují, že rychlá vyrovnávací paměť druhé úrovně posílá data přímo do ústředního procesoru, místo aby je posílala přes řídicí jednotku rychlé vyrovnávací paměti do rychlé vyrovnávací paměti první úrovně, zvýší rychlost a účinnost systému. Přídavně jednotný port, který umožňuje, že hlavní paměť může být přímo spojena s rychlou vyrovnávací pamětí první úrovně v ústředním procesoru, spíše přes řídicí jednotku paměti a řídicí jednotku
-5rychlé vyrovnávací paměti, rovněž zvýší účinnost systému.
Podstata vynálezu
Na rozdíl od dosavadního stavu techniky vynález vytváří nehierarchický paměťový systém, kde výběr dat je současně započat v rychlé vyrovnávací paměti druhé úrovně a v hlavní paměti . To umožňuje minimalizaci zpoždění paměti sdruženého s rozhodováním, překladem adresy dynamické paměti s přímým přístupem a podobně, v případě, že data vyhledávaná ústředním procesorem nejsou v rychlé vyrovnávací paměti druhé úrovně (chyba). Předložený vynález umožňuje, že přístup do paměti může být přerušen v řídicí jednotce paměti před aktivací jakýchkoli řídicích signálů paměti. Tudíž přístup do rychlé vyrovnávací paměti druhé úrovně a do hlavní paměti může být započat současně, avšak jestliže byla data nalezena v rychlé vyrovnávací paměti druhé úrovně (aktivní záznam), potom řídicí jednotka paměti může skončit tento přístup do paměti před jakýmkoli prováděním operací. Tímto způsobem paměť právě neví, že přístup pokračoval a může pokračovat v jiné činnosti, například v přenosu s přímým přístupem a podobně. I když se neodehrávají žádné jiné operace paměti, je zde vždy významná úspora činnosti, protože nebyl započat žádný přístup do dynamické paměti s přímým přístupem. Odborník školený v oboru sezná, že dynamická paměť s přímým přístupem vyžaduje určitý předběžný čas mezi přístupy při zkráceném chodu. Paměťové operace následuj ící po nesprávné operaci paměti nebudou tedy pozastaveny s ohledem na předběžný čas dynamické paměti s přímým přístupem.
Předložený vynález také vytváří původní nehierarchické schéma, kde rychlá vyrovnávací paměť druhé úrovně posílá data nebo instrukce přímo do ústředního procesoru. V obvyklých tříúrovňových paměťových systémech rychlá vyrovnávací paměť druhé úrovně posílá žádaná data nebo instrukce žádaná ústředním procesorem do rychlé vyrovnávací paměti první úrovně, která je potom vyšle do ústředního procesoru. To znamená, že
-6systémy podle dosavadního stavu techniky vyžaduj ί, aby data z hlavní paměti byla poslána do ústředního procesoru přes rychlou vyrovnávací paměť druhé úrovně. Jinými slovy, zde není jednotný port do ústředního procesoru, který umožňuje, aby data byla přímo poslána do ústředního procesoru. V systému podle předloženého vynálezu posílá rychlá vyrovnávací paměť data nebo instrukce přímo do ústředního procesoru, který žádal informaci. Současně jsou instrukce nebo data umístěny v rychlé vyrovnávací paměti první úrovně pro následuj ící použití procesními jednotkami. Tímto způsobem se uspoří významný počet cyklů obejitím rychlé vyrovnávací paměti první úrovně.
Souhrnně platí, že předložený vynález umísťuje řídicí jednotky rychlé vyrovnávací paměti a přístupu do hlavní paměti do jedné součásti, to je do řídicí jednotky paměti. Tímto způsobem může řídicí jednotka rychlé vyrovnávací paměti druhé úrovně sdělovat přítomnost aktivního záznamu v rychlé vyrovnávací paměti druhé úrovně řídicí jednotce paměti ve velmi krátkém časovém úseku, což umožňuje, aby řídicí jednotka paměti zastavila operaci přístupu do paměti před tím, než dojde k operaci s hlavni pamětí. To znamená, že přístup do paměti je zrušen před aktivací jakýchkoli paměťových signálů. Tudíž nebudou zadrženy žádné následuj ící paměťové operace následkem nesprávného předběžného času dynamické paměti s přímým přístupem, jak bylo uvedeno výše.
Přídavně je rychlá vyrovnávací paměť druhé úrovně podle předloženého vynálezu zapojena paralelně k rychlé vyrovnávací paměti první úrovně a k rozličným procesním jednotkám, takže data nebo instrukce (informace) mohou být posílány přímo do ústředního procesoru žádajícího informaci bez přídavných cyklů sdružených s ukládáním informace z rychlé vyrovnávací paměti druhé úrovně do rychlé vyrovnávací paměti první úrovně a potom vybírání informace z rychlé vyrovnávací paměti první úrovně procesorem.
První jednotný port je vytvořen z hlavní paměti do rychlé vyrovnávací paměti první úrovně v ústředním procesoru.
-ΊDruhý jednotný port zajišťuje přímý přístup mezi rychlou vyrovnávací pamětí druhé úrovně a registrem, který přenáší informaci mezi jednotkou 7 pevné čárky a jednotkou 5 pohyblivé čárky v ústředním procesoru. Aktivní záznam v rychlé vyrovnávací paměti druhé úrovně vrátí data do ústředního procesoru v menším počtu cyklů, protože zde není přídavné křížení čipů. Například v systému podle dosavadního stavu techniky v obr.1 je patrno, že data z rychlé vyrovnávací paměti 108 druhé úrovně musí být uložena v řídicí jednotce 106 rychlé vyrovnávací paměti druhé úrovně před posláním do ústředního procesoru 100. Významné množství procesního času je požadováno pro vybráni dat z rychlé vyrovnávací paměti 108 druhé úrovně, jejich uložení v řídicí jednotce 106 a potom poslání dat po sběrnici 104 do ústředního procesoru 100. Přadloženým vynálezem j sou také uspořeny cykly ve srovnání rychlé vyrovnávací paměti druhé úrovně s hierarchickými paměťovými systémy dosavadního stavu techniky, když nastane chyba v rychlé vyrovnávací paměti druhé úrovně. V tomto případě musí být data vybrána z hlavní paměti. V obvyklém systému podle obr.l je možno ukázat, že data z hlavní paměti 114 musí být zavedena do řídicí jednotky 112 paměti, do řídicí jednotky 106 rychlé vyrovnávací paměti druhé úrovně a potom do ústředního procesoru 100. Naproti tomu předložený vynález vytváří jednotný port, který umožňuje, že data mohou být zavedena přímo do ústředního procesoru z hlavní paměti, když nastane chyba v rychlé vyrovnávací paměti druhé úrovně.
Tyto i jiné předměty, provedení a výhody budou odborníkům školeným v oboru zřejmé z následujícího popisu provedeného ve spojení s přiloženými výkresy.
Přehled obrázků na výkresech
Vynález je znázorněn na výkresech, kde obr.l je blokové schéma znázorňující propojeni přístrojů paměťového systému podle dosavadního stavu techniky, obr.2 je blokové schéma procesorového systému obsahujícího předložený vynález, kde
-8j sou znázorněny rychlá vyrovnávací paměť první úrovně, rychlá vyrovnávací paměť druhé úrovně a hlavní paměť, obr.3 je blokové schéma paměťové řídicí jednotky, součásti procesoru předloženého vynálezu znázorňující přístupová opatření paralelní rychlé vyrovnávací paměti druhé úrovně a hlavní paměti, obr.4 je blokové schéma znázorňující propojení rychlých vyrovnávacích pamětí první úrovně a druhé úrovně podle předloženého vynálezu a sběrnice, které přenášejí data mezi těmito rychlými vyrovnávacími paměťmi a rozličnými procesními jednotkami, obr.5 je časový diagram znázorňující cykly ústředního procesoru požadované pro přístup k datům nebo instrukcím v hlavní paměti, když nastane chyba rychlé vyrovnávací paměti druhé úrovně v obvyklém systému, obr.6 je časový diagram znázorňující cykly ústředního procesoru požadované pro přístup k datům nebo instrukcím v hlavní paměti, když nastane chyba rychlé vyrovnávací paměti druhé úrovně v systému podle předloženého vynálezu, obr.7 je časový diagram znázorňující cykly centrálního procesoru žádané pro přístup k datům nebo instrukcím v hlavní paměti, když nastane aktivní záznam v obvyklém systému a obr.8 je časový diagram znázorňující cykly ústředního procesoru nutné pro vybrání dat nebo instrukcí z rychlé vyrovnávací paměti druhé úrovně v paměťovém systému podle předloženého vynálezu.
Příklad provedení vynálezu
V obr.2 je znázorněno blokové schéma celkové struktury počítačového systému podle předloženého vynálezu, který obsahuje ústřední procesor 1, jaký je použit v pracovní stanici značky RISC System/6000 vyráběné společností IBM. Instrukční rychlá vyrovnávací paměť 3 obsahuje skokovou procesní jednotku 4, viz obr.4, a instrukční rychlou vyrovnávací paměť 11 první úrovně. Skoková instrukční jednotka a skoková procesní jednotka 4 zpracovává přicházející instrukce a rozděluje tyto instrukce do jednotky 5. pohyblivé čárky a do jednotky 7 pevné čárky. Skoková procesní jednotka 4 zajišťuje všechny skokové,
-9přerušovací a podmínkové kódové funkce v systému. Odborník školený v oboru pochopí, že jednotka 5 pohyblivé čárky provádí všechny instrukce pohyblivé čárky, zatímco jednotka 7 pevné čárky provádí aritmetické operace pevné čárky (viz IBM RISC Svstem/6000 Technology, vydaný společností IBM, 1990, str. 16-42, pro mnohem podrobnější popis procesní jednotky RISC Svstem/6000') .
Řídicí jednotka 9 paměti řídí přistup mezi ústředním procesorem X a rychlou vyrovnávací pamětí 15 druhé úrovně a hlavní pamětí 17. Řídicí jednotka 9 paměti obsahuje řídicí jednotku 10 rychlé vyrovnávací paměti druhé úrovně, která je použita pro srovnání adresy dat nebo instrukcí (zde užitý výraz informace zahrnuje data i instrukce) v rychlé vyrovnávací paměti druhé úrovně s adresou žádané informace pro určení, zdali nastal aktivní záznam nebo chyba v rychlé vyrovnávací paměti druhé úrovně. Z obr.2 je patrno, že řídicí jednotka 9 paměti nepřijímá data buď z rychlé vyrovnávací paměti 15 druhé úrovně nebo z hlavní paměti 17. Řídicí jednotka 9 paměti pouze opatří adresu a řídicí informaci rychlé vyrovnávací paměti 15 druhé úrovně a hlavní paměti 17. Jednotné porty z: (1) rychlé vyrovnávací paměti 15 druhé úrovně do datové rychlé vyrovnávací paměti a (2) hlavní paměti 17 do datové rychlé vyrovnávací paměti 13 dovolují zavést data přímo do ústředního procesoru bez zpoždění spojeného s přechodným uložením dat v řídicí jednotce 9 paměti.
Datová rycýfhlá vyrovnávací paměť 13 první úrovně je spojena s jednotkou 5 pohyblivé čárky a jednotkou 7 pevné čárky a ukládá dříve přístupná data, která jsou opět žádána jednotkou 5. pohyblivé čárky a jednotkou 7 pevné čárky. Datová rychlá vyrovnávací paměť 13 obsahuje registry, zdrže a podobně, které nejsou znázorněny, společně s datovou rychlou vyrovnávací paměti 14. která pouze ukládá data. Je patrno, že architektura přednostního provedení, která obsahuje předložený vynález, rozdělila rychlou vyrovnávací paměť první úrovně do datové rychlé vyrovnávací paměti 14 a instrukční rychlé
-10vyrovnávací paměti 11. Tímto způsobem data a instrukce uložené v systému rychlé vyrovnávací paměti první úrovně jsou fyzicky blíže k příslušným procesním jednotkám užívajícím data a instrukce. To znamená, že rychlá vyrovnávací paměť 11 první úrovně je v těsné fyzické blízkosti skokové procesní jednotce 4 obsažené v instrukční rychlé vyrovnávací paměti 3., takže instrukce uložené v instrukční rychlé vyrovnávací paměti 11 mohou být snadno a rychle zajištěny nebo přijaty ze skokové procesní jednotky 4. Podobně je datová rychlá vyrovnávací paměť 14 umístěna těsně u jednotky 5 pohyblivé čárky a u jednotky 7 pevné čárky, což umožňuje těmto prováděcím jednotkám snadný přístup k datům uloženým v datové rychlé vyrovnávací paměti (14. Rychlá vyrovnávací paměť 15 druhé úrovně obsahuje množství statických pamětí s přímým přístupem, které jsou připojeny k řídicím jednotkám 9 paměti a k převáděcí sběrnici 2. Žádosti o informaci uloženou v rychlé vyrovnávací paměti 15 druhé úrovně jsou přijímány z řídicí jednotky 9 paměti, a když je nalezena v rychlé vyrovnávací paměti 15 druhé úrovně, je předána do žádající procesní jednotky a rychlé vyrovnávací paměti první úrovně převáděcí sběrnicí 2.
Třetí úroveň paměti je hlavní paměť 17, což je sada dynamických pamětí s přímým přístupem, které jsou připojeny k řídicí jednotce 9 paměti a k datové rychlé vyrovnávací paměti 13.. Hlavní paměť 17 je nejpomalejší paměť v systému podle předloženého vynálezu, protože vyžaduje největší počet cyklů hodin pro příjem informace. Hlavní paměť 17 je připojena přímo k datové rychlé vyrovnávací paměti 13. která umožňuje, že informace z hlavní paměti 17 je přenesena přímo do jednotky 5. pohyblivé čárky a do jednotky 7 pevné čárky. Informace je přijata v datové rjfchlé vyrovnávací paměti 13 registrem nebo podobně, a potom zavedena do prováděcích jednotek. Informace z hlavní paměti 17 by mohla být také zavedena do datové rychlé vyrovnávací paměti 14. Když jsou instrukce přijímány z hlavní paměti 17, informace o instrukci je také přenesena z datové rychlé vyrovnávací paměti 13 na převáděcí
-11sběrnici 2 a tedy do instrukční rychlé vyrovnávací paměťi 3.
Tímto způsobem informace o datech a instrukcích mohou být přenášeny z hlavní paměti 17 přímo do ústředního procesoru 1.
I
V obr./ť je také znázorněna procesorová sběrnice 6., která vysílá žádosti o data nebo instrukce do řídicí jednotky 9. paměti. Systémová vstupní/výstupní sběrnice propojuje datovou rychlou vyrovnávací paměť 13. (a rozličné procesní jednotky) s řídicími čipy 21 a 23 vstupu/výstupu. Tyto řídicí čipy 21 a 23 koordinují přenos dat mezi vnější sběrnicí, jako je nai příklad sběrnice MicroChannel, což je výrobek společnost^. IBM^ a vnitřní sběrnicí ústředního procesoru použitou k/ propojení s rozličnými procesními jednotkami. Je znázorněn čip permanentní paměti 19, také připojený ke vstupní/výstupní sběrnici 12. který provádí některé základní rutiny a kódy použité pro aktivaci ústředního procesoru 1, jako je samočinný test a podobně .
Z obr.2 a 4 je ‘zřejmé, že instrukční rychlá vyrovnávací paměť 3 nejen posílá žádosti o informaci do řídicí jednotky 9 paměti přes procesorovou sběrnici 6, nýbrž také posílá instrukce do jednotky 5 pohyblivé čárky a do jednotky 7 pevné čárky pro provádění. Jednotka 5 pohyblivé čárky i jednotka 7 pevné čárky jsou připojeny k datové rychlé vyrovnávací paměti 13 dvěma čtyřbitovými sběrnicemi pro přenos informace mezi rychlou vyrovnávací pamětí 13 první úrovně a procesními jednotkami. Jednotka 7 pevné čárky je také připojena ke sběrnici 6., takže jednotka 7 pevné čárky může také žádat informaci z rychlé vyrovnávací paměti 14 první úrovně. Rychlá vyrovnávací paměť 15 přijímá informaci o adrese a řídicí informaci ze sběrnice 16 (jejím propojením s řídicí jednotkou £ paměti) a je také spojena převáděcí sběrnicí 2 přímo s jednotkou 5. pohyblivé čárky a s jednotkou 7 pevné čárky přes registr 51 v rychlé vyrovnávací paměti 13 první úrovně, viz obr.4. Přídavně spojuje převáděcí sběrnice 2 rychlou vyrovnávací paměť 15 druhé úrovně se skokovou procesní jednotkou 4 v instrukční rychlé vyrovnávací paměti 3 přes registr 50., jak je znázorně-12ηο ν' obr.4. Hlavní paměť 17 přijímá informaci o adrese a řídicí informaci ze sběrnice 18 propojující ji s řídicí jednotkou 9 paměti a je také přímo spojena s datovou rychlou vyrovnávací pamětí 13 sběrnicí 20.. Obr. 2 také znázorňuje jedno nové uspořádání předloženého vynálezu spočívající v tom, že rychlá vyrovnávací paměť 15 druhé úrovně a hlavní paměť 17 mají jednotný port do procesních jednotek a do rychlé vyrovnávací paměti první úrovně. Informace z hlavní paměti 17 není tedy žádána, aby prošla napřed rychlou vyrovnávací pamětí 15 druhé úrovně před tím než byla poslána do rychlé vyrovnávací paměti první úrovně. Přídavně byla rychlá vyrovnávací paměť 15 druhé úrovně připojena přímo k procesním jednotkám přes převáděcí sběrnici 2 a registry v instrukční rychlé vyrovnávací paměti 3 a rychlé vyrovnávací paměti 13 první úrovně, viz obr.4. To umožňuje, že informace z rychlé vyrovnávací paměti 15 druhé úrovně může být přenesena do žádající prováděcí j-ednotky rychleji než v obvyklých systémech následkem nepřítomnosti přídavného křížového propojení čipů.
Je tedy zřejmé, že předložený vynález je nehierarchický paměťový systém, ve kterém rychlá vyrovnávací paměť druhé úrovně je přímo spojena s procesními jednotkami, tudíž se obchází rychlá vyrovnávací paměť 13 první úrovně. Dále je hlavní paměť 17 připojena přímo k rychlé vyrovnávací paměti 13 první úrovně, která obchází rychlou vyrovnávací paměť 15 druhé úrovně. Provede-li se srovnání se systémem podle dosavadního stavu techniky v obr.l, hlavní paměť 17 také obchází řídicí jednotku paměti a řídicí jednotku rychlé vyrovnávací paměti, takže pouze jeden křižující čip je nutný pro zajištění žádané informace pro ústřední procesor.
Jednotné porty podle předloženého vynálezu umožňují oddělení paměťové sběrnice 20 a převáděcí sběrnice 2, takže zatěžování sběrnic je minimální. To umožňuje, že tyto sběrnice mohou zavádět informaci přímo do ústředního procesoru, naproti řídicí jednotce nebo podobně. Sběrnice 2 a 20 mohou tedy být ovládány mnohem rychleji než v obvyklých systémech, které
-13vážl celý paměťový systém, to je rychlou vyrovnávací paměť druhé úrovně a hlavní paměť 17, přímo na jednu sběrnici, která je připojena k ústřednímu procesoru.
Obr.4 znázorňuje podrobněji nehierarchické opatření^ podle předloženého vynálezu. Přesněji řečeno, instrukční rychlá vyrovnávací paměť 3 je znázorněna s instrukční rychlou vyrovnávací pamětí 11 první úrovně a se skokovou procesní jednotkou 4 spolu s registrem 50. Je zřejmé, že instrukční rychlá vyrovnávací paměť 11 je propojena se skokovou procesní jednotkou 4, takže instrukce jsou posílány z rychlé vyrovnávací paměti do skokové procesní jednotky 4. Registr 50 je přímo spojen s převáděcí sběrnicí 2 a tedy s rychlou vyrovnávací pamětí 15 druhé úrovně. Instrukční rychlá vyrovnávací paměť 3 je také připojena k jednotce 5 pohyblivé čárky a k jednotce 7 pevné čárky, takže skoková instrukční jednotka může rozdělovat instrukce k jednotce 5. pohyblivé čárky a k jednotce 7 pevné čárky. Rychlá‘vyrovnávací paměť 13 první úrovně s datovou rychlou vyrovnávací pamětí 14 j e propoj ena s j ednotkou 5 pohyblivé čárky a s jednotkou 7 pevné čárky pro rychlé získání dat požadovaných k provádění instrukcí těmito procesními jednotkami. Datová rychlá vyrovnávací paměť 13 také obsahuje registr 51, který je připojen k převáděcí sběrnici 2 a k rychlé vyrovnávací paměti 15 druhé úrovně. Je zřejmé, že přednostní provedení předloženého vynálezu rozděluje rychlou vyrovnávací paměť první úrovně na instrukční rychlou vyrovnávací paměť 11 a datovou rychlou vyrovnávací paměť 14 pro instrukce a pro data. Tyto oddělené části jsou potom fyzicky umístěny do blízkosti procesních jednotek, které nejpravděpodobněji žádají v nich uloženou informaci. To znamená, že skoková procesní jednotka 4 žádá instrukce, tudíž je instrukční rychlá vyrovnávací paměť 11 umístěna blízko skokové procesní jednotky 4. Podobně jednotka 5 pohyblivé čárky a jednotka 7 pevné čárky žádaj í data a datová rychlá vyrovnávací paměť 14 je umístěna blízko u těchto procesních jednotek.
Jak bylo uvedeno výše, obvyklé hierarchické paměťové sys-14témy přenášejí informaci z každé úrovně paměti do následující úrovně paměti postupně, až informace nakonec dosáhne žádané procesní jednotky. Nicméně předložený vynález umožňuje, že informace nalezená v rychlé vyrovnávací paměti druhé úrovně může být přenesena přímo do žádajícího procesoru. Například když v rychlé vyrovnávací paměti druhé úsovně nastane aktivní záznam instrukce tam uložené, instrukce je převedena rychlou vyrovnávací pamětí 15 druhé úrovně přímo do registru 50 přes převáděcí sběrnici 2. Instrukce je převedena do skokové procesní jednotky 4 a instrukční rychlé vyrovnávací paměti 11 současně během nej bližšího cyklu. Je zřejmé, že je možno rychlou vyrovnávací paměť první úrovně úplně obej ít když nastane aktivní záznam na některé instrukci uložené v rychlé vyrovnávací paměti druhé úrovně. Jestliže úplný záznam v rychlé vyrovnávací paměti druhé úrovně byl pro datovou informaci, bude proveden pro registr 51 a potom zajištěn přístup do jednotky 5. pohyblivé čárky nebo do jednotky Ί_ pevné čárky, aniž byla informace předběžně uložena v datové rychlé vyrovnávací paměti 14 první úrovně. Informace o instrukci a datech bude ovšem současně uložena v instrukční rychlé vyrovnávací paměti 11 a v datové rychlé vyrovnávací paměti 14. takže informace může být rychlej i vyvolána v následuj ícím čase, je-li třeba. To znamená, že vyvolání informace je rychlejší z rychlé vyrovnávací paměti první úrovně než z rychlé vyrovnávací paměti druhé úrovně, protože rychlá vyrovnávací paměť první úrovně je blíže k prováděcím‘jednotkám.
Nehierarchickě uspořádání předloženého vynálezu se dále týká hlavní paměti 17. Obvykle když v rychlých vyrovnávacích pamětích první úrovně a druhé úrovně nastane chyba a informace byla nalezena v hlavní paměti 17., tato informace je převedena do řídicí jednotky paměti, řídicí jednotky rychlé vyrovnávací paměti druhého řádu a nakonec do řídicí jednotky rychlé vyrovnávací paměti prvního řádu pro vyvolání žádající procesní jednotkou. Na rozdíl od toho předložený vynález zajišťuje jednotný port, který spojuje hlavni paměť 17 s rychlou
-15vyrovnávací pamětí prvního řádu v ústředním procesoru přes sběrnici 20. Toto přímé propojení hlavni paměti 17 s ústředním procesorem je provedeno umístěním řídicí jednotky paměti a řídicí jednotky rychlé vyrovnávací paměti druhé úrovně v řídicí jednotce 9 paměti, která jen vysílá adresové a řídicí signály. Jak bylo uvedeno výše, obvyklé systémy mají oddělenou řídicí jednotku rychlé vyrovnávací paměti a hlavní paměti, která přijímá žádaná data a žádá přídavné křížení čipů než mohou být data zajištěna pro ústřední procesor. Toto přídavné křížení čipů vyžaduje značný přírůstek času ve formě strojových cyklů následkem vyvíjení adres a řídicích signálů a přechodného ukládání žádaných dat.
Přesněji řečeno, z obr.4 je patrno, že hlavní paměf 17 je přímo připojena k registru 51 v datové rychlé vyrovnávací paměti 13. To umož^nuje, že informace o datech a infornace o instrukcích mohou být poslány přímo z hlavní paměti 17 do registru 51. Informace o datech budou zavedeny do jednotky 5 pohyblivé čárky a do jednotky 7 pevné čárky přímo z registru 51. Informace o instrukcích však budou umístěny na přiváděči sběrnici 2 pro přenos do registru 50.. Informace o instrukci je z registru 50 vybrána skokovou procesní jednotkou
4. Informace o instrukci a informace o datech je také poslána do instrukční rychlé vyrovnávací paměti 11 a do datové rychlé vyrovnávací paměti 14 z registrů 50 a 51 pro další použití prováděcími jednotkami.
Žádosti jednotky 5 pohyblivé čárky’ a jednotky 7 pevné čárky o data mohou být také přímo vyřízeny z rychlé vyrovnávací paměti 15 druhé úrovně přes převáděcí sběrnici 2. To znamená, že když jsou žádána data a v rychlé vyrovnávací paměti 15 druhé úrovně je aktivní záznam, data se zavedou do registru 51 a potom se převedou do žádající procesní jednotky (jednotky 5. pohyblivé čárky nebo jednotky ]_ pevné čárky) a do datové rychlé vyrovnávací paměti 14 první úrovně během nej$ bližšího cyklu. Ačkoliv registr 51 je fyzicky umístěn v čipu rychlé vyrovnávací paměti 13 první úrovně, žádná čekací doba
-16první úrovně není sdružena s ukládáním dat z rychlé vyrovnávací paměti 15 druhé úrovně, to znamená, že zde není žádný překlad adresy nebo podobně. Tudíž data z rychlé vyrovnávací paměti 15 druhé úrovně a hlavní paměti 17 obcházejí rychlou vyrovnávací paměť 13 první úrovně. V jednom přednostním provedení byl registr 51 umístěn na stejném čipu jako rychlá vyrovnávací paměť 13 první úrovně pouze pro výhodu, protože zde byl dosažitelný prostor na této součásti. Nebylo by bývalo praktické znovu navrhovat jednotku 5 pohyblivé čárky a jednotku 7 pevné čárky pro umístění přídavného registru. Podobně vytvoření odděleného čipu majícího v sobě registr rovněž není žádoucí. Odborník školený v oboru pochopí, že přenos žádaných instrukcí a dat do instrukční rychlé vyrovnávací paměti 11 první úrovně a datové rychlé vyrovnávací paměti 14 první úrovně uspoří čas, protože informace pravděpodobně bude opět žádána.
Obr.3 je blokové schéma součástek, které tvoří řídicí jednotku 9 paměti. Je zde znázorněna procesorová sběrnice 6, která vysílá žádosti o informace z instrukční vyrovnávací paměti 3 do řídicí jednotky 9 paměti. Je zřejmé, že žádosti o informace j sou umístěny ve frontě 53 požadavků druhé úrovně a ve frontě 52 požadavků paměti. Tudíž protože řídicí jednotka 9. paměti obsahuje řídicí jednotky pro hlavní paměť 17 i pro rychlou vyrovnávací paměť 15 druhé úrovně, žádost o informaci z procesorové sběrnice 6. může být zpracována paralelně. Když žádost o informaci vyjde z frónty 53 požadavků je zavedena do řídicí jednotky 10 rychlé vyrovnávací paměti druhé úrovně a do komparátoru 57. Žádaná informace je srovnána s umístěním v rychlé vyrovnávací paměti 15 druhé úrovně, to znamená, že řídicí jednotka 10 vysílá adresové znaky do komparátoru 57, který potom určí, zdali informace v rychlé vyrovnávací paměti je ta, která je žádána instrukční rychlou vyrovnávací pamětí 3. Když tomu tak není, vznikne chyba rychlé vyrovnávací paměti a paměťové operace mohou být dokončeny, to znamená, že hlavní paměť 17 je prohledána vzhledem k žádá-17né informaci. Je-li informace nalezena v rychlé vyrovnávací paměti druhé úrovně komparátorem 57 a souhlasí se žádanou informací z fronty 53, potom nastane aktivní záznam rychlé vyrovnávací paměti a signál aktivního záznamu je vyslán do řídicí jednotky 55 rychlé vyrovnávací paměti druhé úrovně, která opět vyšle signál operace zastavení paměti do řídicí jednotky 59 paměti.
Žádost o informaci z fronty 51 žádostí paměti je vyslána do řídicí jednotky 59 paměti a do překladače 61 adres paměti současně s vysláním žádosti z fronty 53 žádostí druhé úrovně do řídicí jednotky 10 rychlé vyrovnávací paměti druhé úrovně. To umožní začátek přístupových operací ve stejném čase, kdy rychlá vyrovnávací paměf druhé úrovně prohlíží data žádostí. To způsobí výhodu, protože časové zpoždění sdružené s vyvoláváním informace z hlavni paměti 17 je minimalizováno.
Je třeba poznamenat, že řídicí jednotka 59 paměti a řídicí jednotka 55 rychlé vyrovnávací paměti druhé úrovně jsou ve stejném integrovaném obvodu. To umožní, že signál operace zastavení paměti může být zajištěn přímo z řídicí jednotky 55 rychlé vyrovnávací paměti druhé úrovně do řídicí jednotky 59 paměti v jednom cyklu. Odborník školený v oboru pochopí, že velká úspora času cyklů nastává, když je signál přenášen mezi složkami v jediném integrovaném obvodu. Je zde velké množství ztrátového času při přenášení přes hranice čipů. Tak například oba čipy musí se dohodnout o drženi sběrnice a potom zavést protokol přenosu. Tudíž vyloučením hranice čipů je uspořen velký počet cyklů hodin, což způsobí zrychlený provoz. To znamená, že když nastane aktivní záznam v rychlé vyrovnávací paměti druhé úrovně, je signál operace zastavení paměti přijat řídicí jednotkou 59 paměti před tím, než operace přístupu do paměti jsou dokončeny a řídicí signály jsou vyslány po sběrnici 18 do hlavní paměti 17. Tudíž když nastane aktivní záznam v rychlé vyrovnávací paměti druhé úrovně, nejbližší operace paměti nebude zpožděna, protože nejsou aktivovány žádné operační signály paměti. Například je
-18MCA adaptér připojený ke sběrnici 21 nebo 23 uvolněn, aby pokračoval ve psaní dat do hlavní paměti 17 během přenosu s přímým přístupem bez přerušení následkem dohody o držení paměti. Přídavně zde není žádná porucha dynamické paměti s přímým přístupem, to znamená, že následující operace nejsou zadrženy následkem přetížení dynamické paměti s přímým přístupem .
Souhrnně platí, že je nejen zpoždění spojené s přístupem do paměti minimalizováno současným začátkem přístupu do rychlé vyrovnávací paměti druhé úrovně a hlavní paměti, avšak čas možnosti získání paměti je také maximalizován, protože paměti je umožněno pokračovat ve zpracování t když nastane aktivní záznam v rychlé vyrovnávací paměti. Pouze když komparátor 57 urči, že je aktivní záznam v rychlé vyrovnávací paměti, hlavní paměť ví, že se žádá informace.
Obr.5 je časový diagram znázorňující cykly použité^když je aktivní záznam v rychlé vyrovnávací paměti druhé úrovně v obvyklém systému, jaký je znázorněn zobr.l. V cyklu 1 je na datové sběrnici uložena žádost o p^&vedení a během cyklu 2 obvyklá řídicí jednotka 106 určí, že je aktivní záznam v rychlé vyrovnávací paměti druhé úrovně. Potom během cyklu signál žádosti na řídicí jednotku paměti je aktivní (cykly 3. a 4 byly žádány pro sděleni signálu aktivního záznamu rychlé vyrovnávací paměti druhé úrovně z řídicí jednotky 106 rychlé vyrovnávací paměti do řídicí jednotky 112 paměti, protože nastalo křížení čipů), a dohoda o paměti a překlad adresy dynamické paměti s přímým přístupem nastane během cyklu v řídicí jednotce 112 paměti. V cyklech 6 a 7 je vyvinuta adresa řádek/sloupec a impuls volby adresy řádku a impuls volby adresy sloupce jsou aktivovány v cyklech 6 a 7. Jestliže tyto signály jsou aktivní, informace o adrese řádku a sloupce je na sběrnici. Informace z paměti je vyslána v cyklu 12 do řídicí jednotky 112 paměti (po datové sběrnici 113 paměti) a je umístěna na datové sběrnici 110 (datová sběrnice 1 X obr.l a 5) během cyklu 14· Potom je provedeno
-19další křížení čipů před tím, než vyhledaná data mohou být umístěna na datové sběrnici 104 (datová sběrnice 1 v obr.l a 5) v cyklu 16 a převedena do rychlé vyrovnávací paměti 102 první úrovně v ústředním procesoru 100. Je třeba poznamenat, že dva cykly byly použity jako časová lhůta pro přenos dat mezi čipy, nicméně jiné obvyklé systémy mohou žádat více než dva cykly na jedno křížení čipů. Je tedy patrno, že obvyklé hierarchické paměťové systémy vyžaduj í alespoň 16 cyklů v pořadí pro informaci, která má být přijata z hlavní paměti,když nastal aktivní záznam v rychlé vyrovnávací paměti druhé úrovnět iJa
Ύ obr.6 je znázorněn jiný časový diagram, který znázorňuje pořadí řízení mezi rychlou vyrovnávací pamětí 15 druhé úrovně a hlavní pamětí 17 podle předloženého vynálezu, kde je aktivní záznam v rychlé vyrovnávací paměti. Během cyklu 1 jedna z procesních jednotek umístí žádost o převedení na procesorovou sběrnici 6, jak je znázorněno platným signálem procesorové sběrnice 6, a v cyklu 2 řídicí jednotka 9 paměti zavede žádanou adresu a provede řídicí signál rychlé vyrovnávací paměti druhé úrovně. Řídicí signál je srovnán s bity adresy čtení vyslanými na procesorovou sběrnici 6. pro určení zdali žádost je aktivní záznam nebo chyba. Paralelně během cyklu 2 je provedeno vyvinutí přidělené adresy a adresy řádek/sloupec dynamické paměti s přímým přístupem. V tomto případě se předpokládalo, že nastala chyba v rychlé vyrovnávací paměti a že signál zastavení paměti' není aktivován, jak je patrno z obr.6. Tudíž paměťová adresa řádek/sloupec je vyvinuta během cyklů 3 a 4 a signál impulsu volby adresy řádku je aktivován v cyklu 3. Během cyklu 4 je aktivována adresa impulsu volby sloupce. Tudíž v cyklu 4 adresy řádku a sloupce jsou na sběrnici (sběrnice 18 v obr.2). Tyto signály jsou potom přijaty řídicí jednotkou 9. paměti a během cyklu 9 hlavní paměť 17 začíná vysílat informaci na datovou sběrnici 20 paměti . V tomto čase jsou data poslána do datové rychlé vyrovnávací paměti 13. Byla-li od paměti žádána data, potom před-20ložený vynález žádá pouze 9 cyklů pro vybrání dat z paměti a jejich zpřístupnění pro datovou rychlou vyrovnávací paměť 14 v datové vyrovnávací paměti 13.. Byly-li žádány instrukce, tyto budou umístěny na převáděcí sběrnici 2 v cyklu 11 a v tomto čase dostupné pro rychlou vyrovnávací paměť 11. V každém případě je informace (obsahující data a instrukci) umístěna na převáděcí sběrnici 2 v cyklu 11, takže informace je zavedena do rychlé vyrovnávací paměti druhé úrovně. Takto je informace v dalším čase žádána a bude nalezena v rychlé vyrovnávací paměti druhé úrovně a nastane v rychlé vyrovnávací paměti druhé úrovně spíše aktivní záznam než chyba. V cyklu 11 signály povolení zápisu druhé úrovně a čipu jsou aktivovány pro dovolení, aby informace byla současně zapsána do rychlé vyrovnávací paměti 15 druhé úrovně paralelně se zápisem z hlavní paměti 17 do rychlé vyrovnávací paměti 13 první úrovně přes datovou sběrnici 20 paměti pro zamezení budoucí chyby rychlé vyrovnávací paměti.
Je tedy zřejmé, že systém podle předloženého vynálezu umožňuje umístění informace v datové rychlé vyrovnávací paměti 13 v pouhých 9 cyklech pro data a na převáděcí sběrnici 2 v pouhých 11 cyklech pro instrukce, ve srovnání se 16 cykly v obvyklém systému.
To je v souvislosti s novými myšlenkami předloženého vynálezu, který zajišťuje jednotný port pro paměť pro přenos informace přímo do ústředního procesoru.
Obr.7 je časový diagram znázorňující časování obvyklého hierarchického paměťového systému, kde je aktivní záznam v rychlé vyrovnávací paměti druhé úrovně. Během cyklu 1 žádající procesní jednotka umístí žádost o převedení na datovou sběrnici 104 a v cyklu řídicí jednotka 106 rychlé vyrovnávací paměti druhé úrovně prohlédne adresář a určí, že informace je v rychlé vyrovnávací paměti druhé úrovně. Je aktivován signál aktivního záznamu v cyklu 2. oznamující, že informace, která má být vyhledána, je v rychlé vyrovnávací paměti. Čip rychlé vyrovnávací paměti druhé úrovně umožní aktivaci
-21signálu a adresa druhé úrovně je poslána do rychlé vyrovnávací paměti 108 druhé úrovně v cyklu 4. V cyklu 5> vyhledaná informace je vyslána z rychlé vyrovnávací paměti 108 do řídicí jednotky 106. Potom jsou data vyslána do ústředního procesoru 100 z datové sběrnice 104 během cyklu _7, následkem přídavného křížení čipů žádaného když jsou data vysílána z rychlé vyrovnávací paměti 108 druhé úrovně do řídicí jednotky 106 rychlé vyrovnávací paměti, před umístěním na datové sběrnici 104. Je tedy zřejmé, že s obvyklým hierarchickým paměťovým systémem uběhne alespoň 7 cyklů než nějaká instrukce či data z rychlé vyrovnávací paměti druhé úrovně jsou umístěna na datové sběrnici 104.
V systému podle dosavadního stavu techniky znázorněném v obr.l je přístup do paměti tak pomalý, že paměťové operace, to je rozhodování, překlad adresy dynamické paměti s přímým přístupem, vyvinutí adresy řádek/sloupec a podobně nejsou právě začaty, následkem přítomnosti informace v rychlé vyrovnávací paměti druhé úrovně, to znamená, že operace druhé úrovně a paměťové operace jsou nezávislé a následné. Nicméně, jiné obvyklé systémy mohou začít přístup do paměti ve stejném čase kdy je čten adresář rychlé vyrovnávací paměti (cyklus 2). V tomto případě alespoň 3 cykly by byly přidány k paměťovým operacím, protože individuální řídicí jednotka rychlé vyrovnávací paměti musí vyslat signál do zvláštní řídicí jednotky paměti. Předložený vynález kombinuje řídicí jednotku rychlé vyrovnávací paměti a řídicí jednotku hlavní paměti v jedné řídicí jednotce 9 pamětí, která přímo řídí rychlou vyrovnávací paměť druhé úrovně a hlavní paměť. Tímto způsobem mohou být paměťové operace ukončeny dříve než jsou vyslány jakékoli signály z řídicí jednotky 9 paměti do hlavní paměti 17. Hlavní paměť 17 tudíž může pokračovat v normálních operacích.
Obr.8 je časový diagram znázorňující jak jednotný port podle předloženého vynálezu mezi rychlou vyrovnávací pamětí druhé úrovně a ústředním procesorem převádí data a instrukce
-22do ústředního procesoru rychlej i než obvyklé systémy. Obr . 8 přídavně znázorňuje jak je přístup do paměti zastaven před tím, než jsou jakékoli signály vyslány z řídicí jednotky 9 paměti do hlavní paměti 17(kdvž je v rychlé vyrovnávací paměti druhé úrovně aktivní záznam.
Během cyklu 1_ jedna z procesních jednotek, například jednotka 7 pevné čárky nebo skoková procesní jednotka 4 umístí žádost o převedení na procesorovou sběrnici 6. jak je znázorněno aktivním platným signálem procesorové sběrnice. Procesorová sběrnice 6 potom vyšle signál do řídicí jednotky 9 paměti. V cyklu 2 řídicí jednotka 9 paměti zavede adresu žádané informace a čte adresář 10 rychlé vyrovnávací paměti druhé úrovně, aby jej prohlédla. Signál adresáře je z adresáře 10 srovnán s bity reálné adresy poslané na procesorovou sběrnici 6. (použitím komparátoru 57 z obr. 3) pro určení, zdali v rychlé vyrovnávací paměti je aktivní záznam nebo chyba. Paralelně jsou v cyklu 2 započaty operace přístupu do paměti v řidiči jednotce 9. paměti. Během cyklu 2. je provedeno přidělení paměti a vyvinutí adresy řádek/sloupec dynamické paměti s přímým přístupem. V tomto případě nastal aktivní záznam v rychlé vyrovnávací paměti druhé úrovně, je tudíž aktivován signál zastavení paměti pro zamezení jakéhokoli spuštění operace paměti. Signál zastavení paměti blokuje adresu řádek/sloupec vyvinutou řídicí jednotkou 9 paměti. Signály řádku a sloupce paměti nejsou poslány k paměti (viz obr.6).
Během cyklu 4 řídicí jednotka 9' paměti spustí čtení přístupu rychlé vyrovnávací paměti druhé úrovně aktivací signálu aktivace čipu druhé úrovně a posláním adresy druhé úrovně z řídicí jednotky 9 paměti do rychlé vyrovnávací paměti
15. Počínaje cyklem 5 je informace z rychlé vyrovnávací paměti 15 druhé úrovně převedena na převáděcí sběrnici 2 a poslána do žádající procesní jednotky (viz obr.2). Srovnáním obr.7 a obr.8 je možno zjistit, že obvyklé hierarchické paměti vyžaduj i 7 cyklů pro převedení informace z rychlé vyrovnávací paměti druhé úrovně, avšak předložený vynález vyžaduje
-23pouze 5 cyklů, tudíž uspoří podstatné množství procesního času. Tato úspora vzniká tím, že jednotný port druhé úrovně umožňuje přenos dat přímo z rychlé vyrovnávací paměti do ústředního procesoru spíše než přes vložený čip řídicí jednotky rychlé vyrovnávací paměti, nebo podobně.
Ačkoliv byla ukázána a popsána některá přednostní provedení předloženého vynálezu, je třeba vzít v úvahu, že je možná řada změn a modifikací, aniž by se vybočilo z rámce myšlenky vynálezu nárokovaného v připojených patentových nárocích.
Claims (19)
1. Počítačový systém obsahující procesorovou jednotku, vnější rychlou vyrovnávací paměť a hlavní paměť, vyznačující se tím, že obsahuje prostředek pro určení, zdali informace požadovaná procesorovou jednotkou je uložena ve vnější rychlé vyrovnávací paměti nebo v hlavní paměti a prostředek pro zajištění informace přímo do procesorové jednotky z vnější rychlé vyrovnávací paměti nebo z hlavní paměti.
2. Počítačový systém podle nároku 1, vyznačující se tím, že prostředek pro zajištění obsahuje prostředek pro přenos informace buď z vnější rychlé vyrovnávací paměti nebo z hlavní paměti přímo do alespoň jedné prováděcí jednotky obsažené v procesorové jednotce.
3. Počítačový systém podle nároku 2, vyznačující se tím, že prostředek ‘ pro přenos obsahuje první prostředek pro příjem informace z vnější rychlé vyrovnávací paměti a druhý prostředek pro příjem informace z hlavní paměti.
4. Počítačový systém podle nároku 3, vyznačující se tím, že první prostředek pro příjem obsahuje sběrnici rychlé vyrovnávací paměti pro vysíláni informace přímo z vnější rychlé vyrovnávací paměti do procesorové jednotky a prostředek pro přístup k informaci z vnější rychlé vyrovnávací paměti alespoň jednou prováděcí jednotkou.
5. Počítačový systém podle nároku 4, vyznačující se tím, že druhý prostředek pro příjem obsahuje paměťovou sběrnici pro přenos informace přímo z hlavní paměti do procesorové jednotky, prostředek pro uložení informace z hlavní paměti do procesorové jednotky a prostředek pro přístup k informaci z hlavní paměti alespoň jednou prováděcí jednotkou.
6. Počítačový systém podle nároku 5, vyznačující se tím, že informace obsahuje datovou informaci a instrukční informaci.
7. Počítačový systém podle nároku 6, vyznačující se tím, že první a druhý prostředek pro příjem dále obsahují prostředek
-25pro uloženi datové informace v datové rychlé vyrovnávací paměti uvnitř procesorového systému a prostředek pro uložení instrukční informace v instrukční rychlé vyrovnávací paměti uvnitř procesorového systému.
8. Počítačový systém podle nároku 7, vyznačující se tím, že první a druhý prostředek pro příjem dále obsahuje prostředek pro současné uložení datové informace ve vnitřní datové rychlé vyrovnávací paměti, když je datová informace přímo zajištěna pro alespoň jednu prováděcí jednotku a prostředek pro současné uložení instrukční informace ve vnitřní instrukční rychlé vyrovnávací paměti, když je instrukční informace přímo zajištěna pro alespoň jednu prováděcí jednotku.
9. Počítačový systém podle nároku 2, vyznačující se tím, že prostředek pro přenos obsahuje prostředek pro obkročení vnitřní rychlé vyrovnávací paměti obsažené v procesorové jednotce .
10. Počítačový systém podle nároku 1, vyznačující se tím, že prostředek pro určení obsahuje prostředek pro současné započetí žádosti pro vydání informace z vnější rychlé vyrovnávací paměti a z hlavní paměti, prostředek pro určení, zdali informace je ve vnější rychlé vyrovnávací paměti a prostředek pro potlačeni žádosti o vydání informace z hlavní paměti když informace je ve vnější rychlé vyrovnávací paměti před vysláním jakýchkoli operací přístupu ke hlavní paměti z procesorové jednotky.
11. Způsob přenosu informace mezi procesorovou jednotkou počítačového systému a vnější rychlou vyrovnávací pamětí a hlavní pamětí, vyznačující se tím, že se určí, zdali informace žádaná procesorovou jednotkou je uložena ve vnější rychlé vyrovnávací paměti nebo v hlavní paměti a žádaná informace se zajistí přímo do procesorové jednotky buď z vnější rychlé vyrovnávací paměti nebo z hlavní paměti.
12. Způsob podle nároku 11, vyznačující se tím, že opatření obsahuje přenos informace buď z vnější rychlé vyrovnávací paměti nebo z hlavní paměti přímo do alespoň jedné prováděcí
-26j ednotky obsažené v procesorové j ednotce.
13. Způsob podle nároku 12, vyznačující se tím, že přenos zahrnuje příjem informace z vnější rychlé vyrovnávací paměti a příjem informace z hlavní paměti.
14. Způsob podle nároku 13, vyznačující se tím, že příjem informace z vnější rychlé vyrovnávací paměti zahrnuje přenos informace přímo z vnější rychlé vyrovnávací paměti do procesorové jednotky, uložení informace z vnější rychlé vyrovnávací paměti v procesorové jednotce a přístup k informaci z vnější rychlé vyrovnávací paměti alespoň jednou prováděcí j ednotkou.
15. Způsob podle nároku 14, vyznačující se tím, že příjem informace z hlavní paměti zahrnuje přenos informace přímo z hlavní paměti do procesorové jednotky, uložení informace z hlavní paměti v procesorové jednotce a přístup k informaci z hlavní paměti alespoň jednou prováděcí jednotkou.
16. Způsob*podle nároku 15, vyznačující se tím, že informace obsahuje datovou informaci a instrukční informaci.
17. Způsob podle nároku 16, vyznačující se tím, že příjem informace z vnější rychlé vyrovnávací paměti a příjem informace z paměti zahrnuje uložení datové informace v datové rychlé vyrovnávací paměti uvnitř procesorového systému a uložení instrukční informace v instrukční rychlé vyrovnávací paměti uvnitř procesorového systému.
18. Způsob podle nároku 17, vyznačující se tím, že příjem informace z vnější rychlé vyrovnávací paměti a příjem informace z hlavní paměti dále zahrnuje současné uložení datové informace ve vnitřní datové rychlé vyrovnávací paměti když je datová informace přímo opatřena pro alespoň jednu prováděcí jednotku a současné uložení instrukční informace ve vnitřní instrukční rychlé vyrovnávací paměti když je instrukční informace přímo opatřena pro alespoň jednu prováděcí jednotku.
19. Způsob podle nároku 12, vyznačující se tím, že přenos zahrnuje obkročení vnitřní ruchlé vyrovnávací paměti obsažené v procesorové jednotce.
-2720. Způsob podle nároku 11, vyznačující se tím, že určení zahrnuje současné započetí žádosti o vydání informace z vnější rychlé vyrovnávací paměti a hlavni paměti, určení zdali informace je ve vnější rychlé vyrovnávací paměti a potlačení žádosti o vydání informace z paměti když informace je ve vnější rychlé vyrovnávací paměti před vysláním jakýchkoli operací přístupu k hlavní paměti z procesorové jednotky.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/245,786 US6226722B1 (en) | 1994-05-19 | 1994-05-19 | Integrated level two cache and controller with multiple ports, L1 bypass and concurrent accessing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CZ9603197A3 true CZ9603197A3 (cs) | 2002-06-12 |
Family
ID=22928068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CZ19963197A CZ9603197A3 (cs) | 1994-05-19 | 1994-12-27 | Počítačový systém a způsob přenosu informace |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6226722B1 (cs) |
| EP (1) | EP0760133A1 (cs) |
| JP (1) | JPH07319767A (cs) |
| KR (1) | KR950033837A (cs) |
| CN (1) | CN1089462C (cs) |
| BR (1) | BR9502022A (cs) |
| CA (1) | CA2142799A1 (cs) |
| CZ (1) | CZ9603197A3 (cs) |
| HU (1) | HUT76241A (cs) |
| PL (1) | PL176554B1 (cs) |
| WO (1) | WO1995032472A1 (cs) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000181796A (ja) * | 1998-12-14 | 2000-06-30 | Nec Corp | 情報処理装置 |
| US6578110B1 (en) * | 1999-01-21 | 2003-06-10 | Sony Computer Entertainment, Inc. | High-speed processor system and cache memories with processing capabilities |
| US6484237B1 (en) * | 1999-07-15 | 2002-11-19 | Texas Instruments Incorporated | Unified multilevel memory system architecture which supports both cache and addressable SRAM |
| US6625707B2 (en) * | 2001-06-25 | 2003-09-23 | Intel Corporation | Speculative memory command preparation for low latency |
| US7566478B2 (en) * | 2001-07-25 | 2009-07-28 | Nantero, Inc. | Methods of making carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| US6643165B2 (en) | 2001-07-25 | 2003-11-04 | Nantero, Inc. | Electromechanical memory having cell selection circuitry constructed with nanotube technology |
| US6919592B2 (en) * | 2001-07-25 | 2005-07-19 | Nantero, Inc. | Electromechanical memory array using nanotube ribbons and method for making same |
| US6924538B2 (en) | 2001-07-25 | 2005-08-02 | Nantero, Inc. | Devices having vertically-disposed nanofabric articles and methods of making the same |
| US6574130B2 (en) * | 2001-07-25 | 2003-06-03 | Nantero, Inc. | Hybrid circuit having nanotube electromechanical memory |
| US6706402B2 (en) * | 2001-07-25 | 2004-03-16 | Nantero, Inc. | Nanotube films and articles |
| US7259410B2 (en) | 2001-07-25 | 2007-08-21 | Nantero, Inc. | Devices having horizontally-disposed nanofabric articles and methods of making the same |
| US6835591B2 (en) * | 2001-07-25 | 2004-12-28 | Nantero, Inc. | Methods of nanotube films and articles |
| US6911682B2 (en) | 2001-12-28 | 2005-06-28 | Nantero, Inc. | Electromechanical three-trace junction devices |
| US6789169B2 (en) * | 2001-10-04 | 2004-09-07 | Micron Technology, Inc. | Embedded DRAM cache memory and method having reduced latency |
| US6784028B2 (en) | 2001-12-28 | 2004-08-31 | Nantero, Inc. | Methods of making electromechanical three-trace junction devices |
| US7176505B2 (en) * | 2001-12-28 | 2007-02-13 | Nantero, Inc. | Electromechanical three-trace junction devices |
| US7335395B2 (en) | 2002-04-23 | 2008-02-26 | Nantero, Inc. | Methods of using pre-formed nanotubes to make carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| KR100541366B1 (ko) * | 2002-07-19 | 2006-01-16 | 주식회사 하이닉스반도체 | 고속 데이터 억세스를 위한 디램 |
| US6892281B2 (en) * | 2002-10-03 | 2005-05-10 | Intel Corporation | Apparatus, method, and system for reducing latency of memory devices |
| US7467377B2 (en) * | 2002-10-22 | 2008-12-16 | Intel Corporation | Methods and apparatus for compiler managed first cache bypassing |
| US6941421B2 (en) * | 2002-10-29 | 2005-09-06 | International Business Machines Corporation | Zero delay data cache effective address generation |
| US7560136B2 (en) | 2003-01-13 | 2009-07-14 | Nantero, Inc. | Methods of using thin metal layers to make carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| US20040221117A1 (en) * | 2003-05-02 | 2004-11-04 | Shelor Charles F. | Logic and method for reading data from cache |
| US20060248287A1 (en) * | 2005-04-29 | 2006-11-02 | Ibm Corporation | Methods and arrangements for reducing latency and snooping cost in non-uniform cache memory architectures |
| US7444473B1 (en) * | 2005-06-17 | 2008-10-28 | Sun Microsystems, Inc. | Speculative memory accesses in a proximity communication-based off-chip cache memory architecture |
| US7496712B1 (en) | 2005-06-17 | 2009-02-24 | Sun Microsystems, Inc. | Proximity communication-based off-chip cache memory architectures |
| US7562190B1 (en) | 2005-06-17 | 2009-07-14 | Sun Microsystems, Inc. | Cache protocol enhancements in a proximity communication-based off-chip cache memory architecture |
| US20070130114A1 (en) * | 2005-06-20 | 2007-06-07 | Xiao-Feng Li | Methods and apparatus to optimize processing throughput of data structures in programs |
| US7596661B2 (en) * | 2005-09-01 | 2009-09-29 | Mediatek Inc. | Processing modules with multilevel cache architecture |
| US8055847B2 (en) * | 2008-07-07 | 2011-11-08 | International Business Machines Corporation | Efficient processing of data requests with the aid of a region cache |
| JP5118731B2 (ja) | 2010-08-12 | 2013-01-16 | 株式会社東芝 | キャッシュユニット及びプロセッシングシステム |
| US10474584B2 (en) * | 2012-04-30 | 2019-11-12 | Hewlett Packard Enterprise Development Lp | Storing cache metadata separately from integrated circuit containing cache controller |
| US9405687B2 (en) * | 2013-11-04 | 2016-08-02 | Intel Corporation | Method, apparatus and system for handling cache misses in a processor |
| KR102161689B1 (ko) * | 2013-12-10 | 2020-10-05 | 삼성전자 주식회사 | L2 캐시 특성을 조절할 수 있는 멀티-코어 cpu 시스템, 이의 동작 방법, 및 이를 포함하는 장치들 |
| CN105701040B (zh) * | 2014-11-28 | 2018-12-07 | 杭州华为数字技术有限公司 | 一种激活内存的方法及装置 |
| US9658963B2 (en) * | 2014-12-23 | 2017-05-23 | Intel Corporation | Speculative reads in buffered memory |
| JP6367704B2 (ja) * | 2014-12-25 | 2018-08-01 | 株式会社バイオス | 記憶制御システム及び記憶制御装置 |
| JP6478843B2 (ja) * | 2015-07-07 | 2019-03-06 | ルネサスエレクトロニクス株式会社 | 半導体装置及びキャッシュメモリ制御方法 |
| US11055221B2 (en) * | 2019-03-22 | 2021-07-06 | Samsung Electronics Co., Ltd. | Speculative DRAM read, in parallel with cache level search, leveraging interconnect directory |
| US11288067B2 (en) * | 2019-05-24 | 2022-03-29 | Texas Instruments Incorporated | Vector reverse |
| US11422947B2 (en) * | 2020-08-12 | 2022-08-23 | International Business Machines Corporation | Determining page size via page table cache |
| JP2024126096A (ja) * | 2023-03-07 | 2024-09-20 | 富士通株式会社 | プロセッサ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3896419A (en) * | 1974-01-17 | 1975-07-22 | Honeywell Inf Systems | Cache memory store in a processor of a data processing system |
| US4161024A (en) | 1977-12-22 | 1979-07-10 | Honeywell Information Systems Inc. | Private cache-to-CPU interface in a bus oriented data processing system |
| US4823259A (en) * | 1984-06-29 | 1989-04-18 | International Business Machines Corporation | High speed buffer store arrangement for quick wide transfer of data |
| US4797814A (en) * | 1986-05-01 | 1989-01-10 | International Business Machines Corporation | Variable address mode cache |
| US5202972A (en) * | 1988-12-29 | 1993-04-13 | International Business Machines Corporation | Store buffer apparatus in a multiprocessor system |
| US5155828A (en) * | 1989-07-05 | 1992-10-13 | Hewlett-Packard Company | Computing system with a cache memory and an additional look-aside cache memory |
| US5214765A (en) * | 1989-08-31 | 1993-05-25 | Sun Microsystems, Inc. | Method and apparatus for executing floating point instructions utilizing complimentary floating point pipeline and multi-level caches |
| US5261066A (en) * | 1990-03-27 | 1993-11-09 | Digital Equipment Corporation | Data processing system and method with small fully-associative cache and prefetch buffers |
| US5210845A (en) * | 1990-11-28 | 1993-05-11 | Intel Corporation | Controller for two-way set associative cache |
| US5345576A (en) * | 1991-12-31 | 1994-09-06 | Intel Corporation | Microprocessor simultaneously issues an access to an external cache over an external cache bus and to an internal cache, cancels the external cache access on an internal cache hit, and reissues the access over a main memory bus on an external cache miss |
-
1994
- 1994-05-19 US US08/245,786 patent/US6226722B1/en not_active Expired - Fee Related
- 1994-12-27 PL PL94316998A patent/PL176554B1/pl not_active IP Right Cessation
- 1994-12-27 EP EP95905594A patent/EP0760133A1/en not_active Withdrawn
- 1994-12-27 CZ CZ19963197A patent/CZ9603197A3/cs unknown
- 1994-12-27 WO PCT/EP1994/004315 patent/WO1995032472A1/en not_active Ceased
- 1994-12-27 HU HU9603142A patent/HUT76241A/hu unknown
-
1995
- 1995-02-17 CA CA002142799A patent/CA2142799A1/en not_active Abandoned
- 1995-05-09 CN CN95106102A patent/CN1089462C/zh not_active Expired - Fee Related
- 1995-05-10 JP JP7111435A patent/JPH07319767A/ja active Pending
- 1995-05-11 BR BR9502022A patent/BR9502022A/pt not_active Application Discontinuation
- 1995-05-18 KR KR1019950012401A patent/KR950033837A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07319767A (ja) | 1995-12-08 |
| PL176554B1 (pl) | 1999-06-30 |
| US6226722B1 (en) | 2001-05-01 |
| PL316998A1 (en) | 1997-03-03 |
| BR9502022A (pt) | 1996-01-30 |
| CN1089462C (zh) | 2002-08-21 |
| HUT76241A (en) | 1997-07-28 |
| EP0760133A1 (en) | 1997-03-05 |
| KR950033837A (ko) | 1995-12-26 |
| CA2142799A1 (en) | 1995-11-20 |
| HU9603142D0 (en) | 1997-01-28 |
| WO1995032472A1 (en) | 1995-11-30 |
| CN1123933A (zh) | 1996-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CZ9603197A3 (cs) | Počítačový systém a způsob přenosu informace | |
| JP3524110B2 (ja) | マイクロコンピュータシステム | |
| US6202107B1 (en) | Host controller interface descriptor fetching unit | |
| US5359715A (en) | Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces | |
| US5435001A (en) | Method of state determination in lock-stepped processors | |
| US5761458A (en) | Intelligent bus bridge for input/output subsystems in a computer system | |
| US5696937A (en) | Cache controller utilizing a state machine for controlling invalidations in a network with dual system busses | |
| US5274648A (en) | Memory card resident diagnostic testing | |
| US5845324A (en) | Dual bus network cache controller system having rapid invalidation cycles and reduced latency for cache access | |
| JPH0576060B2 (cs) | ||
| US5353416A (en) | CPU lock logic for corrected operation with a posted write array | |
| US6782463B2 (en) | Shared memory array | |
| US7363432B2 (en) | Method and apparatus for directory-based coherence with distributed directory management | |
| US5640531A (en) | Enhanced computer operational system using auxiliary mini-cache for enhancement to general cache | |
| JP2559382B2 (ja) | 情報処理装置 | |
| US6098113A (en) | Apparatus and method for address translation and allocation for a plurality of input/output (I/O) buses to a system bus | |
| EP0732656B1 (en) | Cache MMU system | |
| US5537609A (en) | Mini cache operational module for enhancement to general cache | |
| AU596234B2 (en) | Method and device to execute two instruction sequences in an order determined in advance | |
| CA2030939C (en) | Memory card resident diagnostic testing | |
| US5185879A (en) | Cache system and control method therefor | |
| EP0192578A2 (en) | A multiple bus system including a microprocessor having separate instruction and data interfaces and caches | |
| US6032229A (en) | Semiconductor memory device and information processor using the same | |
| US6374344B1 (en) | Methods and apparatus for processing load instructions in the presence of RAM array and data bus conflicts | |
| US6829692B2 (en) | System and method for providing data to multi-function memory |